十億門級芯片的軟硬件協(xié)同仿真

很多芯片開發(fā)者從芯片設計伊始便會一直捫心自問的一個問題是“我的硬件出現(xiàn)錯誤的可能性有多大？”通常情況下這個問題都無法回答，所以我們能做的只是通過不斷的仿真驗證讓這個可能性無限接近于零。

在很多人眼中，仿真驗證如同學生時代考試時，最后階段對考卷的檢查與校對一般。實則不然，作為芯片設計流程中的“責任擔當”，EDA 仿真驗證是貫穿從芯片立項、架構定義到之后的流片生產等環(huán)節(jié)，不斷重復的關鍵性步驟。

從仿真驗證的角度來看，在芯片制造的整個流程中，驗證可以分為前仿真（基于 RTL 代碼）和后仿真（基于門級網表）兩個部分。由于芯片本身的設計流程所致，越到后面設計的迭代成本越高，出現(xiàn) Bug 的風險越大。所以，能夠在早期的仿真驗證流程中發(fā)現(xiàn)更多的系統(tǒng)級甚至是用戶級的 Debug 至關重要。而 Cadence 的 Palladium Z1 硬件仿真加速平臺便是一個能夠很好滿足這一需求的軟硬件協(xié)同仿真平臺。

接下來，Cadence 資深技術支持經理朱宇立，分享了關于 Palladium Z1 系列的應用經驗和仿真技巧。

盡可能地讓波峰左移，更早地發(fā)現(xiàn) Bug 能夠極大縮短芯片的開發(fā)周期 作為一個擁有 33 年歷史的產品系列，Palladium 系列的前身 Palladium XP 實際上是 Cadence 兩條技術路線相互融合之后的產品，它們分別是 Processor—Based 與 FPGA—Based。 作為該系列的最新產品 Palladium Z1 采用了 IT 行業(yè)常見的服務器刀片式架構，共有風冷、水冷兩種版本可供選擇。

每個 Palladium Z1 機架能夠支持 4 百萬門到 5.76 億門的容量，最多可以擴展到 16 個機架、 92 億門，最多可支持 2304 個用戶，充分滿足企業(yè)級客戶的需求。

通過利用本地統(tǒng)一的硬件仿真加速環(huán)境， Palladium Z1 進一步優(yōu)化驗證流程、強化驗證能力，使得 Cadence 的用戶可以在無需再編譯的前提下，實現(xiàn)仿真到仿真加速，或者運行時仿真環(huán)境的熱交換。

前文中我們也提到了，EDA 仿真驗證是一個“重復性必要行為”，其在一個項目的生命周期中將不斷迭代。Cadence 將 EDA 芯片仿真軟件的發(fā)展歸為了四大方向，分別是 Build、Allocate、Run 與 Debug，即更快的編譯效率、更高效的資源利用、更多的使用模式以及更加高效且快速的 Debug 能力。

而 Palladium Z1 系列便是 Cadence 在這四大領域不斷追求技術創(chuàng)新所結下的“果實”。Palladium Z1 系列在單核情況下，編譯效率可達每小時 1.4 億門，如果使用多核并行編譯技術，編譯速度又可以有高達 3X 的提升，這相對于其他競品有著巨大的優(yōu)勢；Job Reshaping 功能能夠保證用戶有效地利用 Palladium Z1 每一片資源；Palladium Z1 支持 22 種不同的使用模式，供不同需求的用戶使用。 強大的 Debug 能力是 Palladium Z1 系列最為突出的優(yōu)勢。Palladium Z1 在默認模式下支持全波形可見，可全速查看任何設計信號，并且無需重新編譯即可調試設計。同時 Dynamic Probe 可以讓您在一次仿真中獲得更長時間的波形，Infinite Trace 則是可以記錄完整的仿真流程，用戶可以隨時進行重放以調試任何感興趣的時間窗口。Palladium Z1 在脫機模式下仍可進行并發(fā)調試，并將運算資源釋放給其他任務，其全新的波形流式傳輸（Waveform Streaming）支持全速率連續(xù)查看少量信號，無需進行重新編譯。 Palladium Z1 擁有多種使用模式可供用戶選擇，今天我們重點為大家介紹的是 In-Circuit Emulation 模式，即 ICE 模式。

在 ICE 模式下，Palladium Z1 提供了多個經過測試的真實物理接口，使其可以與外部系統(tǒng)、網絡和測試設備快速集成。 同時，該模式還允許設計團隊使用實際應用程序來仿真設計，例如啟動操作系統(tǒng)、傳輸文件以及顯示圖形/視頻。當用戶將所有的芯片設計都放到 Palladium Z1 上進行仿真，并連接諸如 USB 設備、PCIe 驅動、以太網測試儀等，其運行速度與真實芯片的運行速度存在一個速度差。 為了幫助用戶快速將外部設備與內部芯片連接到一起，并盡可能的模擬真實運行情況，Cadence 提供了完善且成熟的 SpeedBridge 方案，很好地解決了這一問題。 同時，在 ICE 模式下，Palladium Z1 軟硬件協(xié)同仿真的特點能夠很好地幫助調試人員快速定位問題所在。

同時，Palladium Z1 也可以提供全套的 Virtual Emulation 解決方案。Virtual Emulation 模式是一套完全意義上的虛擬環(huán)境，這一模式的核心在于 Cadence 提供的 VirtualBridge 功能。VirtualBridge 是一種軟件適配器，使用戶的應用程序和驅動程序可以建立與 Palladium 的虛擬協(xié)議連接。 用戶將芯片設計放在 Palladium Z1 中，想要將其中的協(xié)議接入到虛擬機，以方便軟件工程師在虛擬機上調試驅動以及應用層，VirtualBridge 在其中發(fā)揮著重要的串聯(lián)作用。

原文標題：【Cadence 技術公開課】驗證技術必備：十億門級芯片的軟硬件協(xié)同仿真

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責任編輯：haq