DONE 變?yōu)楦唠娖胶笪覒?yīng)給 CCLK 應(yīng)用多少個(gè)時(shí)鐘周期

描述

DONE 變?yōu)楦唠娖胶髴?yīng)給 CCLK 應(yīng)用多少個(gè)時(shí)鐘周期以確保我的 FPGA 器件完全工作。

解決方案

DONE 由 Startup 序列釋放，表明配置已經(jīng)完成。

此狀態(tài)是使用 BitGen “-g DONE_cycle” 選項(xiàng)定義的。默認(rèn)情況下，DONE 在周期 4 中變高。

DONE 說(shuō)明配置已經(jīng)完成，且所有數(shù)據(jù)都已載入，但應(yīng)應(yīng)用一些額外的時(shí)鐘周期，以確保啟動(dòng)序列正確完成。

啟動(dòng)過(guò)程是由一個(gè) 7 狀態(tài)機(jī)控制機(jī)控制的。 DONE 之后所需時(shí)鐘周期的保守為 64個(gè)周期；這能滿足大多數(shù)使用案例的需求，這里 DONE 使用理想時(shí)鐘和默認(rèn)選項(xiàng)。

一些 BitGen 選項(xiàng)會(huì)延遲整個(gè)startup的過(guò)程。

這些包括：

LCK_cycle – 延遲啟動(dòng)，直到所有 DCM/MMCM 都被鎖定，因此添加的時(shí)鐘周期數(shù)量是未定義的。

Match_cycle – 延遲啟動(dòng)，直到 DCI 匹配，因此添加的時(shí)鐘周期數(shù)量是未定義的。

DONE_PIPE – 添加時(shí)鐘周期到 DONE_CYCLE 指定的狀態(tài)。

如果在啟動(dòng)過(guò)程中不提供足夠的時(shí)鐘數(shù)量，會(huì)出現(xiàn)以下癥狀：

I/O 保持三態(tài)。

雙模式引腳在 LVCMOS 中工作，而不是指定的 I/O 標(biāo)準(zhǔn)。 在雙模式引腳上使用DCI時(shí)，DCI 是針對(duì) LVCMOS 校準(zhǔn)的，而不是針對(duì)選定的I / O校準(zhǔn)的。 為避免這種情況，請(qǐng)參閱（Xilinx Answer 14887）

ICAP 接口不能從 FPGA 架構(gòu)訪問(wèn)，因?yàn)榕渲眠壿嫳绘i定。

除某些雙端口引腳外，還有占空比或幅度失真。 偽差分信號(hào)（例如DIFF_SSTL_15和LVDS）可能會(huì)發(fā)生這種情況。

當(dāng)設(shè)備尚未到達(dá)啟動(dòng)狀態(tài)機(jī)的末尾時(shí)，會(huì)發(fā)生這種情況。 在達(dá)到啟動(dòng)狀態(tài)結(jié)束之前，設(shè)備可能已完全運(yùn)行。 這可能會(huì)導(dǎo)致 ICAP 讀寫錯(cuò)誤，并阻止雙模式引腳使用正確的 I / O 標(biāo)準(zhǔn)。

可以通過(guò)將 EOS 信號(hào)驅(qū)動(dòng)為高電平來(lái)確認(rèn)此事件。用 STARTUP 原語(yǔ)可在 STAT 寄存器中觀察或在 FPGA 架構(gòu)中檢測(cè)到。

對(duì)訪問(wèn) ICAP 的設(shè)計(jì)方案而言，較好的設(shè)計(jì)實(shí)踐是實(shí)例化 STARTUP 原語(yǔ)。

該原語(yǔ)有一個(gè) EOS 引腳，表示配置過(guò)程已完成，并且 ICAP 具有讀寫訪問(wèn)權(quán)限。

使用 JTAG 配置時(shí)例外。 對(duì)于 JTAG，訪問(wèn)配置邏輯具有最高優(yōu)先級(jí)。

當(dāng) JTAG 訪問(wèn)配置邏輯時(shí)，ICAP 讀取和寫入失敗。該 EOS 引腳上的值并不表示 JTAG 有訪問(wèn)權(quán)限。

審核編輯：何安