關(guān)于一個(gè)一個(gè)等時(shí)不等長(zhǎng)的DDR設(shè)計(jì)

關(guān)于DDR的設(shè)計(jì)，經(jīng)歷過無數(shù)項(xiàng)目歷練的攻城獅們，肯定是很得心應(yīng)手的。對(duì)于信號(hào)質(zhì)量方面的改善，相信大家應(yīng)該已經(jīng)有自己的獨(dú)門技巧了。同組同層，容性負(fù)載補(bǔ)償，加上拉電阻等等，總有一款適合你的DDR。但是對(duì)于時(shí)序方面的控制，理論上只有一個(gè)辦法——繞等長(zhǎng)，速率越高的DDR，等長(zhǎng)控制越嚴(yán)格，從±100mil，到±50mil，甚至±10mil。

本來我們的layout工程師也是在這樣一條路上穩(wěn)步前進(jìn)。但是最近有個(gè)DDR4的項(xiàng)目，繞好了等長(zhǎng)，如下圖所示，一切都安排的明明白白之后，給SI工程師仿真，只等仿真結(jié)果一出來就gerber out，根本不用懷疑，信號(hào)質(zhì)量肯定妥妥的，沒問題。

結(jié)果，SI工程師沒有同意投板，卻提出了不合常理的時(shí)序要求，如下圖所示：

等長(zhǎng)要求CS，CKE，ODT這些信號(hào)比其余CMD信號(hào)每段長(zhǎng)120mil，按照這樣來算的話，到U1這個(gè)位置，長(zhǎng)度差就到了600mil。這和設(shè)計(jì)指導(dǎo)不一樣。

瞬間感覺自己很委屈，這樣的等長(zhǎng)到時(shí)候地址控制線之間的延時(shí)會(huì)相差100ps左右，這樣時(shí)序的margin就會(huì)變小，甚至可能跑不到要求的2400Mbps，于是硬氣的提出了自己的質(zhì)疑。

SI工程師也知道這種情況下，應(yīng)該和設(shè)計(jì)人員普及一下關(guān)于時(shí)序方面的知識(shí)，不然后續(xù)遇到類似的DDR，不做仿真的話，可能會(huì)需要降頻運(yùn)行。于是將U1的仿真結(jié)果給設(shè)計(jì)人員看，藍(lán)色的是CS,ODT,CKE等信號(hào)，綠色是其他的CMD信號(hào)，從時(shí)間上來看，藍(lán)色的比綠色的信號(hào)快90ps左右。

這種情況的原因不是因?yàn)樵O(shè)計(jì)人員的誤操作，或者不同層的時(shí)序不一致，也不是像上次文章中提到的層疊中的DK設(shè)置不一樣，而是因?yàn)镈DR顆粒的選型導(dǎo)致的，如下面圖片所示：

這款SDRAM的CS,CKE,ODT為單DIE結(jié)構(gòu)，但是其他的信號(hào)卻是雙DIE結(jié)構(gòu)，在封裝中做T型拓?fù)?，這樣意味著雙DIE的信號(hào)的容性更大一些，那么相應(yīng)的上升沿會(huì)更緩一些，這個(gè)是比較好的影響，這樣的話，信號(hào)質(zhì)量會(huì)比較好，從圖中的結(jié)果也可以看出來，綠色信號(hào)的振鈴比較小。另一個(gè)影響是容性更大，意味著時(shí)延會(huì)更慢一些，所以相同等長(zhǎng)的情況下，由于顆粒內(nèi)部拓?fù)涞挠绊?，?dǎo)致CMD信號(hào)會(huì)傳輸?shù)母恍?，體現(xiàn)在仿真結(jié)果中，自然是雙DIE信號(hào)和單DIE信號(hào)會(huì)有不一樣的上升沿和一定的延時(shí)差。

layout工程師恍然大悟，這是因?yàn)轭w粒內(nèi)部的結(jié)構(gòu)和常規(guī)設(shè)計(jì)不一樣導(dǎo)致，自然不能沿用常規(guī)的設(shè)計(jì)指導(dǎo)，以后遇到這種雙DIE的DDR還是需要仿真之后再調(diào)整等長(zhǎng)，不然可能會(huì)出問題。于是很愉快的按照上面的時(shí)序意見修改了版本，結(jié)果如下，后期客戶反饋，DDR2400跑的飛起，一版成功。

編輯：hfy