ADC采樣率與輸入帶寬的關(guān)系 高采樣率下ADC布局中的降噪

無論您是選擇將ADC內(nèi)置于MCU還是作為外部組件，無論何時選擇ADC，采樣速率都是首要考慮因素，因為它將決定您再現(xiàn)測量信號的能力。射頻應用，模擬傳感器板和其他混合信號設備將需要至少一個具有適當選擇的ADC采樣率的ADC。

如果要使用混合信號板進行設計，則需要在所需的信號帶寬，采樣率和ADC的模擬輸入帶寬之間取得平衡。在使用諧波頻率時，很少考慮最后一點，但是對于需要檢測脈沖流，寬泛的諧波頻率范圍或任何其他寬帶寬信號的情況，這一點非常重要。如果選擇錯誤采樣率的ADC，最終將導致混疊產(chǎn)生虛假信號偽像的情況。

這在模數(shù)轉(zhuǎn)換器（ADC）和用于時域測量的示波器中會產(chǎn)生一些重要的后果。在ADC中，我們通常使用有限帶寬的信號，因此需要在時域中對其進行數(shù)字表示。在示波器中，我們可能需要在時域中再現(xiàn)任何可能的信號（包括時鐘或數(shù)字信號）。所有這些都取決于設置適當?shù)牟蓸勇省?/p>

就像任何其他模擬組件及其信號一樣，ADC本身也將具有一定的帶寬。就像濾波器或放大器一樣，模擬帶寬（或全功率帶寬FPBW）定義了-3 dB點，超出該點會有一些滾降。同樣，就像放大器一樣，ADC直到其帶寬截止頻率都不會具有無失真的輸出。

由于有限的輸入帶寬，除非您將采樣率設置得非常低，否則ADC的帶寬通常小于奈奎斯特頻率。除奈奎斯特頻率外，所有頻率分量都將被混疊。下面顯示了兩種不同類型的響應，紅色區(qū)域?qū)贏DC混疊的頻率范圍。

ADC中的理想，最大平坦度和高斯ADC輸入頻率響應曲線

對于紅色曲線，ADC輸入頻率響應恰好在奈奎斯特頻率處被截斷。盡管您可以通過正確的過濾器集來接近，但這種理想的行為無法物理再現(xiàn)。大多數(shù)ADC的實際行為對于經(jīng)常使用示波器的人們是熟悉的。響應是高斯或類似高斯的。處理PCB中的寬帶信號的一個更好的選擇是選擇一個帶寬接近藍色曲線的ADC。在這里，我們有一個“有效”奈奎斯特頻率，等于Fs / 2.5。

ADC采樣率與輸入帶寬的關(guān)系

如果我們看上圖，在為混合信號板選擇ADC時，有兩點要理解：

信號失真已經(jīng)在混疊頻率之前發(fā)生。這可以從ADC的高斯和最大平坦頻率響應中看出。簡單地增加采樣頻率將不會出現(xiàn)此問題。

使用較低的采樣頻率可以降低成本，但會增加高頻分量在信號輸出上產(chǎn)生一些偽像的機會。任何在示波器軌跡上看到幻影軌跡，毛刺或人為調(diào)制的人都對信號再現(xiàn)中的這些偽像很熟悉。

再現(xiàn)此類信號需要正確的ADC采樣率

使用ADC采樣率降低PCB噪聲

回到最初的問題：最佳采樣率是多少？答案是……取決于！如果您的混合信號板在模擬信號上有過多的寬帶噪聲，則可以使用更高的采樣率來降低這種噪聲。對寬帶模擬信號進行采樣時，一個好的經(jīng)驗法則是將采樣率設置為信號基本頻率的2到5倍。

高速采樣后，您可以將輸出通過抗混疊濾波器。以更高的速率采樣會將寬帶噪聲功率分布在更高的帶寬上，使輸出通過抗混疊濾波器將切斷不需要的高頻分量，包括高頻噪聲。

高采樣率下ADC布局中的降噪

選擇具有所需采樣率的ADC之后，您必須考慮自己的布局策略?；旌闲盘柊迳螦DC的基本布局規(guī)則可能是讓ADC跨接在接地層的數(shù)字和模擬部分，以確保這些不同類型的信號保持分離。像其他具有數(shù)字輸出的組件一樣，ADC容易受到接地反彈的影響，因此請確保使用旁路電容器來抑制該噪聲源并提供準確的信號再現(xiàn)。將此旁路電容器與ADC的接地層接地，以提供盡可能低的環(huán)路電感。

如果ADC正在接收RF信號，請考慮使用共面波導配置來路由輸入線。這將有助于將線路與其他模擬組件隔離開來，并減少串擾。要避免將時鐘信號與時鐘走線串擾，請小心在靠近ADC輸入或輸出走線的地方布線時鐘信號。時鐘和數(shù)字輸出線之間的串擾在時鐘線上產(chǎn)生正弦噪聲信號。然后，它可以作為相位調(diào)制耦合回模擬輸入，從而在高采樣率下產(chǎn)生錯誤的信號再現(xiàn)。布線時，盡量減少時鐘線和信號線之間的寬邊耦合。
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