可編程邏輯器件：GAL、CPLD、FPGA

GAL

GAL（Generic Array Logic， GAL，通用數(shù)組邏輯）以 PAL（可編程數(shù)組邏輯，PLD 的一種）為基礎(chǔ)，此是由萊迪思半導(dǎo)體公司所發(fā)明，GAL 的特性與 PAL 相同，不過 PAL 的電路配置、配置只能進(jìn)行一次的程序刻錄，不能再有第二次，而 GAL 則可反復(fù)對電路配置、配置進(jìn)行刻錄、清除、再刻錄、再清除。

這種可重復(fù)刻錄的特性，讓 GAL 在研發(fā)過程時的試制階段（prototyping stage）特別好用，一旦在邏輯電路的設(shè)計上發(fā)現(xiàn)有任何程序錯誤，若是用 GAL 就能以重新刻錄的方式來修正錯誤。

此外，GAL 也可以用 PAL 的刻錄器來進(jìn)行刻錄及再刻錄。

還有 PEEL（Programmable Electrically Erasable Logic），與 GAL 類似，PEEL 由 International CMOS Technology 公司提出。

CPLD

PAL、GAL 僅適合用在約數(shù)百個邏輯門所構(gòu)成的小型電路，若要實現(xiàn)更大的電路，則適合用 CPLD（Complex PLD，復(fù)雜型 PLD），一顆 CPLD 內(nèi)等于包含了數(shù)顆的 PAL，各 PAL（邏輯區(qū)塊）間的互接連線也可以進(jìn)行程序性的規(guī)劃、刻錄，運(yùn)用這種多合一（All-In-One）的集成作法，使一顆 CPLD 就能實現(xiàn)數(shù)千個，甚至數(shù)十萬個邏輯門才能構(gòu)成的電路。

有些 CPLD 可以用 PAL 的刻錄器來進(jìn)行刻錄，但這種刻錄方式對經(jīng)常有數(shù)百只接腳的 CPLD 來說并不方便。另一種刻錄方式是 CPLD 已焊于印刷電路板上，之后透過額外的臨時外接，或原有線路的內(nèi)接，使 CPLD 與個人電腦間能獲取連線，由個人電腦以串列或并行方式將新的刻錄資料發(fā)送到 CPLD 上，而 CPLD 內(nèi)部也具有解碼電路能對接收到的資料進(jìn)行還原解析，之后再進(jìn)行重新的刻錄，以此方式讓 CPLD 內(nèi)的程序獲得更新。

FPGA

FPGA（Field Programmable Gate Array，F(xiàn)PGA），場式可編程閘數(shù)組或現(xiàn)場可編程閘數(shù)組，是以閘數(shù)組（Gate Array）技術(shù)為基礎(chǔ)所發(fā)展成的一種 PLD。

FPGA 運(yùn)用一種邏輯門式的網(wǎng)格（Grid），這種網(wǎng)格與普通的「閘數(shù)組」相類似，網(wǎng)格可以在 FPGA 芯片出廠后才進(jìn)行配置配置的程序性規(guī)劃。

FPGA 通常也可以在焊接后再進(jìn)行程序刻錄、變更的工作，這某種程度上與大型的 CPLD 相似。絕大多數(shù)的 FPGA，其內(nèi)部的程序配置配置是易失性的，所以在設(shè)備重新獲得電力后，就必須將配置配置內(nèi)容重新加載（re-load）到 FPGA 中，或者期望改變 FPGA 內(nèi)的配置配置時，也必須進(jìn)行重新加載的動作。

FPGA 與 CPLD 都很適合用在特殊、特定的工作上，這是以此類芯片的技術(shù)本質(zhì)來做為合適性的考量，然而有時在以經(jīng)濟(jì)性為主的權(quán)衡評估下也適合使用 FPGA、CPLD，或者有時也會以工程師的個人偏好與經(jīng)驗來決定。
編輯：hfy