通過實(shí)例設(shè)計(jì)來加深Verilog描述語法理解

作者：小魚，Xilinx學(xué)術(shù)合作

一.概述

在文章《Verilog HDL入門思路梳理》我們說過應(yīng)該如何去學(xué)習(xí)Verilog HDL描述。然而第一步，我們需要知道Verilog有哪些語法，它是否可以綜合，可以用這個(gè)語法來描述什么邏輯功能電路呢？

其實(shí)Xilinx已經(jīng)貼心地準(zhǔn)備好了答案，還給你準(zhǔn)備了一堆參考實(shí)例。

二. Verilog行為級(jí)描述
資料名稱“Vivado Design Suite User Guide - Synthesis - UG901 (v2018.2) June 6, 2018”。（注：大家可以在Xilinx官網(wǎng)，或者安裝DocNav(Xilinx Documentation Navigator) 并在這里面找到這份資料。）

資料的第7章《Verilog Language Support》就是介紹在Vivado里，可綜合的Verilog描述語法以及描述方式。重點(diǎn)就是Verilog行為級(jí)描述（Behavioral Verilog）。

在了解了Vivado支持的可綜合的Verilog描述語法之后，我們就可以通過實(shí)例設(shè)計(jì)來加深理解。從哪里可以找到這些實(shí)例設(shè)計(jì)呢？在Vivado里面就有,下面告訴你們?nèi)绾握业剿鼈儭?/p>

1.打開Vivado工具，先新建一個(gè)工程。然后進(jìn)入下頁面。

2. 在界面最上面一行菜單欄找到 “Tools”，點(diǎn)擊 Tools-> Language Templates

3. 將下圖中的Verilog欄展開，在Synthesis Constructs欄就是我們可綜合的常見Verilog描述。可以看到 Always ，Conditional里的case，條件選擇賦值語句，if-else等常見的語法模型他都列出來了。在Coding Example里面有一些基礎(chǔ)的電路模塊的Verilog描述示例。

4. 展開Coding Example,可看到基礎(chǔ)的電路，如累加器，基礎(chǔ)算術(shù)電路，邏輯門，輸入輸出端口，比較器，計(jì)數(shù)器，解碼器，常見的數(shù)字信號(hào)處理電路，譯碼器，寄存器（flip flops），邏輯移位器，Misc（有七段式數(shù)碼管驅(qū)動(dòng)，同步電路，防抖電路, 開漏輸出端口，脈沖調(diào)制電路），多路選擇器，RAM，ROM，移位寄存器，狀態(tài)機(jī)，三態(tài)緩沖器等等的Verilog描述示例。

5.在Example Module里面有更多的設(shè)計(jì)示例，如一些算法電路的設(shè)計(jì)。有了一些基礎(chǔ)之后，就可以把這里的設(shè)計(jì)示例都看看。

對(duì)于初學(xué)者可以好好利用這些資料。把上面這些示例模板和示例設(shè)計(jì)學(xué)習(xí)并仿真一遍。主要是將Verilog描述與電路對(duì)應(yīng)起來，在Vivado里面可以使用Schematic，把Verilog描述的電路原理圖顯示出來。

編輯：hfy