以SDR SDRAM 為例，DRAM Device 與 Host 端的接口描述

在前面的文章中，介紹了 DRAM Cell 和 Memory Array。 本文則以 SDR SDRAM 為例，描述 DRAM Device 與 Host 端的接口，以及其內(nèi)部的其他模塊，包括 Control Logic、IO、Row & Column Decoder 等。

1. SDRAM Interface

SDR SDRAM 是 DRAM 的一種，它與 Host 端的硬件接口如下圖所示：

總線上各個(gè)信號(hào)的描述如下表所示：

1.1 SDRAM Operations

Host 與 SDRAM 之間的交互都是由 Host 以 Command 的形式發(fā)起的。一個(gè) Command 由多個(gè)信號(hào)組合而成，下面表格中描述了主要的 Command。

1.1.1 Active

Active Command 會(huì)通過(guò) BA[1:0] 和 A[12:0] 信號(hào)，選中指定 Bank 中的一個(gè) Row，并打開(kāi)該 Row 的 wordline。在進(jìn)行 Read 或者 Write 前，都需要先執(zhí)行 Active Command。

1.1.2 Read

Read Command 將通過(guò) A[12:0] 信號(hào)，發(fā)送需要讀取的 Column 的地址給 SDRAM。然后 SDRAM 再將 Active Command 所選中的 Row 中，將對(duì)應(yīng) Column 的數(shù)據(jù)通過(guò) DQ[15:0] 發(fā)送給 Host。

Host 端發(fā)送 Read Command，到 SDRAM 將數(shù)據(jù)發(fā)送到總線上的需要的時(shí)鐘周期個(gè)數(shù)定義為 CL。

1.1.3 Write

Write Command 將通過(guò) A[12:0] 信號(hào)，發(fā)送需要寫入的 Column 的地址給 SDRAM，同時(shí)通過(guò) DQ[15:0] 將待寫入的數(shù)據(jù)發(fā)送給 SDRAM。然后 SDRAM 將數(shù)據(jù)寫入到 Actived Row 的指定 Column 中。

SDRAM 接收到最后一個(gè)數(shù)據(jù)到完成數(shù)據(jù)寫入到 Memory 的時(shí)間定義為 tWR （Write Recovery）。

1.1.4 Precharge

在進(jìn)行下一次的 Read 或者 Write 操作前，必須要先執(zhí)行 Precharge 操作。（具體的細(xì)節(jié)可以參考DRAM Storage Cell章節(jié)）

Precharge 操作是以 Bank 為單位進(jìn)行的，可以單獨(dú)對(duì)某一個(gè) Bank 進(jìn)行，也可以一次對(duì)所有 Bank 進(jìn)行。如果 A10 為高，那么 SDRAM 進(jìn)行 All Bank Precharge 操作，如果 A10 為低，那么 SDRAM 根據(jù) BA[1:0] 的值，對(duì)指定的 Bank 進(jìn)行 Precharge 操作。

SDRAM 完成 Precharge 操作需要的時(shí)間定義為 tPR。

1.1.5 Auto-Refresh

DRAM 的 Storage Cell 中的電荷會(huì)隨著時(shí)間慢慢減少，為了保證其存儲(chǔ)的信息不丟失，需要周期性的對(duì)其進(jìn)行刷新操作。

SDRAM 的刷新是按 Row 進(jìn)行，標(biāo)準(zhǔn)中定義了在一個(gè)刷新周期內(nèi)（常溫下 64ms，高溫下 32ms）需要完成一次所有 Row 的刷新操作。

為了簡(jiǎn)化 SDRAM Controller 的設(shè)計(jì)，SDRAM 標(biāo)準(zhǔn)定義了 Auto-Refresh 機(jī)制，該機(jī)制要求 SDRAM Controller 在一個(gè)刷新周期內(nèi)，發(fā)送 8192 個(gè) Auto-Refresh Command，即 AR， 給 SDRAM。

SDRAM 每收到一個(gè) AR，就進(jìn)行 n 個(gè) Row 的刷新操作，其中，n = 總的 Row 數(shù)量 / 8192 。
此外，SDRAM 內(nèi)部維護(hù)一個(gè)刷新計(jì)數(shù)器，每完成一次刷新操作，就將計(jì)數(shù)器更新為下一次需要進(jìn)行刷新操作的 Row。

一般情況下，SDRAM Controller 會(huì)周期性的發(fā)送 AR，每?jī)蓚€(gè) AR 直接的時(shí)間間隔定義為 tREFI = 64ms / 8192 = 7.8 us。

SDRAM 完成一次刷新操作所需要的時(shí)間定義為 tRFC, 這個(gè)時(shí)間會(huì)隨著 SDRAM Row 的數(shù)量的增加而變大。

由于 AR 會(huì)占用總線，阻塞正常的數(shù)據(jù)請(qǐng)求，同時(shí) SDRAM 在執(zhí)行 refresh 操作是很費(fèi)電，所以在 SDRAM 的標(biāo)準(zhǔn)中，還提供了一些優(yōu)化的措施，例如 DRAM Controller 可以最多延時(shí) 8 個(gè) tREFI 后，再一起把 8 個(gè) AR 同時(shí)發(fā)出。

更多相關(guān)的優(yōu)化可以參考《大容量 DRAM 的刷新開(kāi)銷問(wèn)題及優(yōu)化技術(shù)綜述》文中的描述。

1.1.6 Self-Refresh

Host 還可以讓 SDRAM 進(jìn)入 Self-Refresh 模式，降低功耗。在該模式下，Host 不能對(duì) SDRAM 進(jìn)行讀寫操作，SDRAM 內(nèi)部自行進(jìn)行刷新操作保證數(shù)據(jù)的完整。通常在設(shè)備進(jìn)入待機(jī)狀態(tài)時(shí)，Host 會(huì)讓 SDRAM 進(jìn)入 Self-Refresh 模式，以節(jié)省功耗。

更多各個(gè) Command 相關(guān)的細(xì)節(jié)，可以參考后續(xù)的DRAM Timing章節(jié)。

1.2 Address Mapping

SDRAM Controller 的主要功能之一是將 CPU 對(duì)指定物理地址的內(nèi)存訪問(wèn)操作，轉(zhuǎn)換為 SDRAM 讀寫時(shí)序，完成數(shù)據(jù)的傳輸。
在實(shí)際的產(chǎn)品中，通常需要考慮 CPU 中的物理地址到 SDRAM 的 Bank、Row 和 Column 地址映射。下圖是一個(gè) 32 位物理地址映射的一個(gè)例子：

2. SDRAM 內(nèi)部結(jié)構(gòu)

如圖所示，DRAM Device 內(nèi)部主要有 Control Logic、Memory Array、Decoders、Reflash Counter 等模塊。在后續(xù)的小節(jié)中，將逐一介紹各個(gè)模塊的主要功能。

2.1 Control Logic

Control Logic 的主要功能是解析 SDRAM Controller 發(fā)出的 Command，然后根據(jù)具體的 Command 做具體內(nèi)部模塊的控制，例如：選中指定的 Bank、觸發(fā) refresh 等的操作。

Control Logic 包含了 1 個(gè)或者多個(gè) Mode Register。該 Register 中包含了時(shí)序、數(shù)據(jù)模式等的配置，更多的細(xì)節(jié)會(huì)在DRAM Timing章節(jié)進(jìn)行描述。

2.2Row & Column Decoder

Row Decoder 的主要功能是將 Active Command 所帶的 Row Address 映射到具體的 wordline，最終打開(kāi)指定的 Row。同樣 Column Decoder 則是把 Column Address 映射到具體的 csl，最終選中特定的 Column。

2.3 Memory Array

Memory Array 是存儲(chǔ)信息的主要模塊，具體細(xì)節(jié)可以參考DRAM Memory Orgization章節(jié)的描述。

2.4 IO

IO 電路主要是用于處理數(shù)據(jù)的緩存、輸入和輸出。其中 Data Latch 和 Data Register 用于緩存數(shù)據(jù)，DQM Mask Logic 和 IO Gating 等則用于輸入輸出的控制。

2.5 Refresh Counter

Refresh Counter 用于記錄下次需要進(jìn)行 refresh 操作的 Row。在接收到 AR 或者在 Self-Refresh 模式下，完成 一次 refresh 后，Refresh Counter 會(huì)進(jìn)行更新。

3. 不同類型的 SDRAM

目前市面上在使用的 DRAM 主要有 SDR、DDR、LPDDR、GDDR 這幾類，后續(xù)小節(jié)中，將對(duì)各種類型的 DRAM 進(jìn)行簡(jiǎn)單的介紹。

3.1 SDR 和 DDR

SDR（Single Data Rate） SDRAM 是第一個(gè)引入 Clock 信號(hào)的 DRAM 產(chǎn)品，SDR 在 Clock 的上升沿進(jìn)行總線信號(hào)的處理，一個(gè)時(shí)鐘周期內(nèi)可以傳輸一組數(shù)據(jù)。

DDR（Double Data Rate） SDRAM 是在 SDR 基礎(chǔ)上的一個(gè)更新。DDR 內(nèi)部采用 2n-Prefetch 架構(gòu)，相對(duì)于 SDR，在一個(gè)讀寫周期內(nèi)可以完成 2 倍寬度數(shù)據(jù)的預(yù)取，然后在 Clock 的上升沿和下降沿都進(jìn)行數(shù)據(jù)傳輸，最終達(dá)到在相同時(shí)鐘頻率下 2 倍于 SDR 的數(shù)據(jù)傳輸速率。（更多 2n-Prefetch 相關(guān)的細(xì)節(jié)可以參考 《Micron Technical Note - General DDR SDRAM Functionality》文中的介紹）

Prefetch 的基本原理如下圖所示。在示例 B 中，內(nèi)部總線寬度是 A 的兩倍，在一次操作周期內(nèi)，可以將兩倍于 A 的數(shù)據(jù)傳輸?shù)?Output Register 中，接著外部 IO 電路再以兩倍于 A 的頻率將數(shù)據(jù)呈現(xiàn)到總線上，最終實(shí)現(xiàn)兩倍 A 的傳輸速率。

DDR 后續(xù)還有 DDR2、DDR3、DDR4 的更新，基本上每一代都通過(guò)更多的 Prefetch 和更高的時(shí)鐘頻率，達(dá)到 2 倍于上一代的數(shù)據(jù)傳輸速率。

Transfer Rate (MT/s)為每秒發(fā)生的 Transfer 的數(shù)量，一般為 Bus Clock 的 2 倍 （一個(gè) Clock 周期內(nèi)，上升沿和下降沿各有一個(gè) Transfer）
Internal rate (MHz)則是內(nèi)部 Memory Array 讀寫的頻率。由于 SDRAM 采用電容作為存儲(chǔ)介質(zhì)，由于工藝和物理特性的限制，電容充放電的時(shí)間難以進(jìn)一步的縮短，所以內(nèi)部 Memory Array 的讀寫頻率也受到了限制，目前最高能到 266.67 MHz，這也是 SDR 到 DDR 采用 Prefetch 架構(gòu)的主要原因。
Memory Array 讀寫頻率受到限制，那就只能在讀寫寬度上做優(yōu)化，通過(guò)增加單次讀寫周期內(nèi)操作的數(shù)據(jù)寬度，結(jié)合總線和 IO 頻率的增加來(lái)提高整體傳輸速率。

3.2 LPDDRx

LPDDR，即 Low Power DDR SDRAM，主要是用著移動(dòng)設(shè)備上，例如手機(jī)、平板等。相對(duì)于 DDR，LPDDR 采用了更低的工作電壓、Partial Array Self-Refresh 等機(jī)制，降低整體的功耗，以滿足移動(dòng)設(shè)備的低功耗需求。

3.3 GDDRx

GDDR，即 Graphic DDR，主要用在顯卡設(shè)備上。相對(duì)于 DDR，GDDR 具有更高的性能、更低的功耗、更少的發(fā)熱，以滿足顯卡設(shè)備的計(jì)算需求。

4. 參考資料

Memory Systems - Cache Dram and Disk

大容量 DRAM 的刷新開(kāi)銷問(wèn)題及優(yōu)化技術(shù)綜述 [PDF]

Micron Technical Note - General DDR SDRAM Functionality [PDF]

Everything You Need To Know About DDR, DDR2 and DDR3 Memories [WEB]

記憶體10年技術(shù)演進(jìn)史 [WEB]