賽靈思專家：薄化制程良率升級，2.5D硅中介層晶圓成本下降

　　2.5D硅中介層（Interposer）是一項(xiàng)全新的互連技術(shù)，可為不同應(yīng)用提供諸多技術(shù)優(yōu)勢?，F(xiàn)階段，現(xiàn)場可編程門陣列（FPGA）已為先進(jìn)互補(bǔ)式金屬氧化物半導(dǎo)體（CMOS）硅中介層發(fā)展的驅(qū)動力，但實(shí)際上，硅中介層早已用于發(fā)光二極體（LED）和微機(jī)電系統(tǒng)（MEMS）等眾多應(yīng)用領(lǐng)域。

　　多步驟晶圓制程助力　硅中介層成本調(diào)降有譜

　　就2.5D硅中介層的優(yōu)點(diǎn)而言，其中一項(xiàng)最吸引人的是晶粒分割（Die Partitioning）技術(shù)。有別于系統(tǒng)單芯片（SoC）將邏輯、存儲器或射頻（RF）等不同的系統(tǒng)功能整合在單一元件的作法，硅中介層則采用模組化的方式，將不同的功能放在不同的晶粒上。由于銅制程的微凸塊（Micro Bump）和重分布層（Redistribution Layer）的關(guān)系，芯片與芯片之間透過硅中介層的互連，其電性特征與芯片內(nèi)互連的特征非常相似，此可大幅降低功耗和提高頻寬。

　　不過，除了所有技術(shù)優(yōu)勢外，最重要的仍是成本因素。若要延伸硅中介層技術(shù)的使用性，關(guān)鍵前提是大幅降低成本。以下有幾個可降低硅中介層成本的方法。

　　第一種方法是用多晶硅（Polycrystalline Silicon）或玻璃取代單晶硅晶圓（Crystal Silicon Wafer），可降低基板的成本；另一種方法是藉由加大基板的尺寸來降低成本。18寸晶圓和矩形面板都是有可能降低成本的方法，然而，兩種方法都會產(chǎn)生巨大的改變，且需要截然不同的制程產(chǎn)業(yè)體系。不過，其中一個可運(yùn)用在現(xiàn)有晶圓制程體系最被看好的方法，是在晶圓級制程中產(chǎn)生更多制程步驟。

　　目前，一般的制程架構(gòu)是先產(chǎn)出硅中介層晶片，然后將晶粒分別堆疊在中硅中介層上；在中介層上的芯片堆疊技術(shù)是芯片級整合的最后一個制程步驟。雖然這種已知良品芯片（Known Good Die）的制程極被看好，但也會產(chǎn)生很多制程問題。

　　首先，這樣大尺寸且很薄的硅中介層晶粒，它的弓形度（Bow）及撓曲度（Warp）就是一個很大的問題，不僅在晶粒處理時有難度，且對準(zhǔn)和熱壓接合 （Thermo-compression Bonding）也會相當(dāng)困難。此外，后續(xù)的晶粒接合過程亦非常緩慢，因此也會產(chǎn)生昂貴的成本。一種較為明智的作法是用晶粒-晶圓級（C2W）整合的方式進(jìn)行晶粒堆疊，這可加速制程周期；另一方面也可在芯片堆疊（如產(chǎn)生均溫板或散熱片）后進(jìn)行晶圓級制程。

　　基于尺寸大小和成本因素的考慮，硅中介層晶圓的厚度要非常薄。目前，一般的厚度是100微米（μm），已可符合大小的考慮。然而，硅穿孔（TSV）制程是一種可降低成本的主要作法；制作一個10微米×50微米TSV的成本會比制作一個10微米×100微米TSV低很多。

　　晶圓薄化可透過將硅中介層晶圓臨時接合到載具晶圓上，然后針對晶圓背面減薄則可完成。載具晶圓會有機(jī)械性支持的作用，避免晶圓發(fā)生斷裂現(xiàn)象，且會補(bǔ)償硅中介層晶圓內(nèi)所需的應(yīng)力。

　　減少晶圓的厚度是一種可降低硅中介層成本的方法，但在剝離制程（Debonding）后，厚度較薄的晶粒則在機(jī)械性穩(wěn)定度、應(yīng)力和硅中介層晶粒的弓形度/ 撓曲度的處理上都有可能出現(xiàn)新的挑戰(zhàn)。其中，可以解決這些難題的方法是在薄薄的硅中介層晶圓，仍在載具晶圓上時即進(jìn)行晶粒-晶圓級接合。隨后，其他步驟則可進(jìn)行晶圓級制程。

　　量產(chǎn)薄化晶圓　良率管理舉足輕重

　　良率管理是處理薄化晶圓時的關(guān)鍵因素。薄化晶圓的厚度不一致是非常嚴(yán)重的問題。若薄化晶圓在薄化制程后出現(xiàn)裂痕，或晶圓中心到邊緣有不均勻的情況，會導(dǎo)致在硅穿孔露出制程中，因須彌補(bǔ)晶圓上的裂痕而要付出昂貴的成本；或者更嚴(yán)重的甚至要將晶圓作廢，因?yàn)榫A背面的研磨無法重做。

　　在晶圓上做100%的黏著薄膜品質(zhì)和整體厚度變數(shù)（TTV）檢測，則可在花大錢前找出各種問題。晶圓到載具的對準(zhǔn)問題往往會被忽略，但這對于良率管理卻是非常重要的一環(huán)。最近一些高量產(chǎn)的結(jié)果顯示，晶圓到載具的對位精準(zhǔn)度對晶圓邊緣晶粒的良率有正向關(guān)係。

　　光學(xué)邊緣對準(zhǔn)系統(tǒng)可讓晶圓能精確地對準(zhǔn)載具。對硅中介層制程而言，覆晶凸塊那一面通常是最先產(chǎn)生的（在中介層的前端），而微凸塊會在薄薄的中介層背面產(chǎn)生。重分布層的理想Line/Space解析度為1微米/1微米，換言之，重復(fù)對準(zhǔn)光刻機(jī)（Stepper/Scanner）必須用作光刻曝光用途。這些系統(tǒng)的檢視范圍非常小，晶圓與載具精準(zhǔn)的對位可確保對位鍵都能在曝光機(jī)視窗范圍內(nèi)。曝光機(jī)毋須費(fèi)時搜尋對位鍵，因而可實(shí)現(xiàn)最高產(chǎn)量。

　　薄化晶圓制程的另一個重點(diǎn)是選對適合的暫時黏著劑。邏輯、存儲器、電源元件和中介層的制程對黏著劑各有不同的需求。一般而言，一種黏著劑不會滿足所有應(yīng)用的需求。新型的黏著劑通常是存儲器、邏輯或電源元件應(yīng)用專用的。然而，晶圓廠和委外的封裝測試服務(wù)商，也必須擁有對這些不同應(yīng)用需求的支援能力，亦即他們可以同時采用不同的黏著劑。EV Group最近推出的ZoneBOND技術(shù)--一種室溫下機(jī)械式剝離方法，為供應(yīng)商朝向開放、多元的發(fā)展帶來突破。藉由這項(xiàng)技術(shù)，載具可具備剝離的功能。

　　圖1所示即為ZoneBOND載具晶圓，其中心是黏著力較弱的部分，而邊緣部位則有最強(qiáng)的黏著力。圖2所示的是剝離制程。首先，邊緣部位的黏著劑在 Edge Zone Release（EZR）制程的單晶圓模式下溶解，然后元件晶圓會在Edge Zone Debond （EZD）制程中從載具晶圓上分離出來。薄化晶圓貼膜，以進(jìn)行之后的晶圓切割和封裝制程。實(shí)際的剝離過程會在載具晶圓和黏著劑薄膜之間進(jìn)行。在此剝離制程中，凸塊可安全地嵌入黏貼薄膜中，且在剝離過程中凸塊不會承受任何外力。目前提供ZoneBOND材料的不同黏著劑供應(yīng)商已有一個開放的共同平臺，形成一個多樣化的供應(yīng)鏈。

　　圖1 ZoneBOND載具架構(gòu)放大簡圖

　　圖2 ZoneBOND剝離制程是兩步驟的製程：在分離的步驟時黏著劑的邊緣部分就會溶解；薄化晶圓會在剝離的步驟中與載具分離。

　　標(biāo)準(zhǔn)化制程與設(shè)備襄助　2.5D IC薄化晶圓成本下降

　　換言之，ZoneBOND技術(shù)可讓制程標(biāo)準(zhǔn)化并讓黏著劑獨(dú)立于制程設(shè)備。透過此技術(shù)，暫時接合和剝離工具可以采用任何一種黏著劑，如旋轉(zhuǎn)涂膠機(jī)（Spin Coater）一樣，臨時鍵合和鍵合分離設(shè)備可以在涂膠過程中采用任何一種光阻劑 （Photoresist）。因此，在制程中可使用來自眾多廠商的各種不同的黏著劑。制程和設(shè)備的標(biāo)準(zhǔn)化是讓產(chǎn)業(yè)體系更有競爭力的關(guān)鍵，這不僅有助于為 2.5D IC應(yīng)用降低薄化晶圓制程的成本，同時也為3D IC應(yīng)用帶來相同的效益。