VerilogHDL語言連續(xù)賦值與過程賦值方式如何區(qū)分

　　如何區(qū)分VerilogHDL語言連續(xù)賦值與過程賦值方式

　　VerilogHDL（HDL：HardwareDescriptionLanguage）語言對于學(xué)習硬件的人員來說并不陌生，可以說是或多或少都學(xué)習過，且進行了代碼編寫，小編今天介紹一下關(guān)于VerilogHDL語言賦值方式的描述。

　　VerilogHDL是一種硬件描述語言，是以文本形式對數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為來進行描述，用這種語言可以表述邏輯電路圖與邏輯表達式，并且還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。大家都知道硬件是計算機系統(tǒng)中各種元件組成的物理裝置，硬件的功能是輸入并存儲程序和數(shù)據(jù)，并做到就是執(zhí)行程序把數(shù)據(jù)加工成可以利用的形式，在外觀上，這些CPU、內(nèi)存、主板、硬盤驅(qū)動器、光盤驅(qū)動器及各種擴展卡等等，這些不也是服務(wù)器的組成器件，對于VerilogHDL語言的學(xué)習，可以促進硬件的發(fā)展，從而可以促進香港服務(wù)器的發(fā)展。

　　VerilogHDL語言在1990年初，是面向公有領(lǐng)域開放，在1992年，納入電氣電子工程師學(xué)會標準;目前VerilogHDL與VHDL是世界上最流行的兩種硬件描述語言，同時也成了IEEE標準。

　　VerilogHDL語言是以模塊為基礎(chǔ)的設(shè)計，因為描述復(fù)雜的硬件電路，設(shè)計人員總是將復(fù)雜的功能劃分為簡單的功能，這種模塊化的思想從而簡化復(fù)雜的工作，模塊是提供每個簡單功能的基本結(jié)構(gòu)。并且設(shè)計人員可以采取“自頂向下”的思路，將復(fù)雜的功能模塊劃分為低層次的模塊，這樣是可以做到提高效率，降低成本。

　　在模塊當中，則包含關(guān)鍵字module與endmodule之內(nèi)的，并且模塊實現(xiàn)也是相當于函數(shù)一樣，提供輸入與輸出端口，并且這模塊之間可以相互調(diào)用，另外這些模塊當中包含組合邏輯部分、過程時序部分等等。

　　現(xiàn)在描述在VerilogHDL語言編寫過程當中，對賦值方式的理解。

　　VerilogHDL語言當中，包含連續(xù)賦值、過程賦值以及過程性連續(xù)賦值這三種賦值方式。連續(xù)賦值：有以下幾個特點：（1）含有關(guān)鍵字“assign”來標識;（2）在賦值時，數(shù)據(jù)類型必須是wire線網(wǎng)型數(shù)據(jù)，是因為用于描述組合邏輯建模與線網(wǎng)數(shù)據(jù);（3）不能出現(xiàn)過程塊語法關(guān)鍵字“initial/always”，如果含有，在仿真的時候也會報錯;（4）連續(xù)賦值語句執(zhí)行時，賦值表達式當中信號變化都將立即被反映到賦值線網(wǎng)型數(shù)據(jù)的取值上。而過程賦值：（1）被賦值的數(shù)據(jù)類型必須是reg寄存器類型數(shù)據(jù);（2）過程性連續(xù)主要是用來描述時序邏輯電路進行行為描述;（3）只有在過程賦值語句執(zhí)行時，才能執(zhí)行賦值操作，語句執(zhí)行完后被賦值變量的取值不再受到賦值表達式的影響。而過程性連續(xù)賦值，只有assign-deassign與force-release這兩種過程性連續(xù)賦值。在實現(xiàn)過程中，能夠用連續(xù)賦值方式來實現(xiàn)的地方，盡量使用連續(xù)賦值;因為連續(xù)賦值方式和過程賦值方式相比：具有速度快、而且能節(jié)省資源（過程賦值實現(xiàn)是需要寄存器來輔助）。

　　現(xiàn)在利用VerilogHDL代碼來具體描述這種連續(xù)賦值與過程賦值區(qū)別;這段代碼是描述LED輕量級密碼算法實現(xiàn)有限域乘法模塊。

　　連續(xù)賦值實現(xiàn)代碼：

　　`timescale1ns/1ns

　　moduleFieldMutil（c，a，b）;

　　input［0:3］a，b;

　　output［0:3］c;

　　wire［0:3］s2，s1，s0;//定義為線網(wǎng)型變量

　　assigns2=（a［0］==1）？{a［1:2］，！a［3］，1‘b1}：{a［1:3］，1’b0};//使用assign進行賦值

　　assigns1=（s2［0］==1）？{s2［1:2］，！s2［3］，1‘b1}：{s2［1:3］，1’b0};

　　assigns0=（s1［0］==1）？{s1［1:2］，！s1［3］，1‘b1}：{s1［1:3］，1’b0};

　　assignc=（（b［3］==1）？a:0）^（（b［2］==1）？s2:0）^（（b［1］==1）？s1:0）^（（b［0］==1）？s0:0）;

　　endmodule

　　過程賦值實現(xiàn)代碼：

　　`timescale1ns/1ns

　　moduleFieldMutil（c，a，b，clk）;

　　inputclk;

　　input［3:0］a，b;

　　output［3:0］c;

　　reg［3:0］c;//定義為寄存器類型變量

　　regk;

　　always@（posedgeclk）begin//使用always關(guān)鍵字，來進行賦值，并且clk時鐘信號

　　c=0;

　　k=c［3］;

　　c=c《《1;

　　c={c［3:2］，c［1］^k，c［0］^k};//modf（z）

　　if（b［3］==1）c=c^a;//c=c*z+a;

　　if（b［2］==1）c=c^a;

　　if（b［1］==1）c=c^a;

　　if（b［0］==1）c=c^a;

　　end

　　endmodule

　　VerilogHDL語言連續(xù)賦值與過程賦值方式區(qū)分方法與理解運用已經(jīng)給大家講清楚了。