阻塞賦值與非阻塞賦值

”=“阻塞賦值與”<=“非阻塞賦值是verilog語(yǔ)言中的兩種不同的賦值方式，下面將對(duì)兩種賦值方式進(jìn)行比較。方便進(jìn)行理解和使用。

阻塞賦值：=阻塞賦值為執(zhí)行完一條賦值語(yǔ)句之后再執(zhí)行下一條，可以理解為順序執(zhí)行，而且賦值是立即執(zhí)行；

非阻塞賦值：<=可以理解為并行執(zhí)行，不考慮順序，在always塊語(yǔ)句執(zhí)行完成之后才進(jìn)行賦值。

下面提供一段黑金官方的仿真程序，各位可以自行進(jìn)行仿真對(duì)比：

（源程序）

复制module top (din , a , b , c , clk) ;

复制input din ;

复制input clk ;

复制output reg a, b, c;

复制always @ (posedge clk)

复制begin

复制a = din ;

复制b = a ;

复制c = b ;

复制end

复制endmodule

（激勵(lì)文件）

复制`timescale 1ns / 1ns

复制module top_tb () ;

复制reg din ;

复制reg clk ;

复制wire a, b, c ;

复制initial

复制begin

复制din = 0 ;

复制clk = 0 ;

复制forever

复制begin

复制#({$random}%100)

复制din = ~din ;

复制end

复制end

复制always #10 clk = ~clk ;

复制top

复制t0 (.din(din) , .a(a) , b(b) , .c(c) , .clk(clk)) ;

复制endmodule

同時(shí)也可以通過RTL圖的不同來發(fā)現(xiàn)兩者的區(qū)別：

注意 ：一般情況下，在時(shí)序邏輯電路中使用非阻塞賦值，可以避免仿真時(shí)出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象；在組合邏輯中使用阻塞賦值，執(zhí)行賦值語(yǔ)句之后立即改變；在assign語(yǔ)句中必須使用阻塞賦值。

審核編輯：湯梓紅