高速DSP系統(tǒng)的信號完整性分析

引言

當(dāng)前，日漸精細(xì)的半導(dǎo)體工藝使得晶體管尺寸越來越小，因而器件的信號跳變也就越來越快，高速數(shù)字系統(tǒng)的快斜率瞬變和極高的工作頻率，以及很大的電路密集度，導(dǎo)致高速數(shù)字電路系統(tǒng)設(shè)計(jì)領(lǐng)域的信號完整性問題以及電磁兼容性問題日趨嚴(yán)重。破壞了信號完整性將直接導(dǎo)致信號失真、定時(shí)錯誤，以及產(chǎn)生不正確數(shù)據(jù)、地址和控制信號，從而千萬系統(tǒng)誤工作甚至導(dǎo)致系統(tǒng)崩潰。因此，信號完整性問題已經(jīng)越來越引起高速數(shù)字電路設(shè)計(jì)人員的關(guān)注。

１　信號完整性問題產(chǎn)生的機(jī)理

信號完整性的問題主要包括傳輸線效應(yīng)，如反射、時(shí)延、振鈴、信號的過程與下沖以及信號之間的串?dāng)_等，涉及傳輸線上的信號質(zhì)量及信號定時(shí)的準(zhǔn)確性。

良好的信號質(zhì)量是確保穩(wěn)定時(shí)序的關(guān)鍵。由于反射和串?dāng)_造成的信號質(zhì)量問題都很可能帶來時(shí)序的偏移和紊亂。例如，串?dāng)_會影響信號的傳播延遲，導(dǎo)致在時(shí)鐘的上升沿或下降沿處采不到準(zhǔn)確的邏輯；反射會造成數(shù)據(jù)信號在邏輯門限附近波動，從而影響信號上升沿或下降沿變化；時(shí)鐘走線的干擾會造成一定的時(shí)鐘偏移。

信號完整性分析與設(shè)計(jì)是最重要的高速ＰＣＢ板級和系統(tǒng)級分析與設(shè)計(jì)手段，在硬件電路設(shè)計(jì)中扮演著越來越重要的作用。一個(gè)數(shù)字系統(tǒng)能否正確工作，其關(guān)鍵在于信號定時(shí)是否準(zhǔn)確。信號定時(shí)和信號在傳輸線上的傳輸延遲與信號波形的損壞程度密切相關(guān)。信號傳輸延遲和波形破損的原因復(fù)雜多樣，但主要是以下三種原因破壞了信號的完整性。

①電源、地址噪聲。它主要是源自于電源路徑以及ＩＣ封裝所造成的分布電感的存在。當(dāng)系統(tǒng)的速度愈快，同時(shí)轉(zhuǎn)換邏輯狀態(tài)的Ｉ／Ｏ引腳個(gè)數(shù)愈多時(shí)，會產(chǎn)生較大的瞬態(tài)電流，導(dǎo)致電源線上和地線睥電壓波動和變化，這就是平進(jìn)所說的接地反彈。接地反彈是數(shù)字系統(tǒng)的幾個(gè)主要噪聲來源之一。接地反彈的噪聲常見的現(xiàn)象是，會造成系統(tǒng)的邏輯運(yùn)作產(chǎn)生誤動作，尤其近年來日益風(fēng)行的3.3V邏輯家族。

②串?dāng)_。信號在沿著傳輸線傳輸時(shí)，是以電磁波的形式傳輸?shù)?。電磁波包含時(shí)變的電場和磁場。因?yàn)殡姶艌龅哪芰恐饕窃趥鬏斁€的外部，根據(jù)麥克斯韋方程知道，時(shí)變場會在周圍的傳輸線產(chǎn)生電壓和電流。那么對受到干擾的傳輸線而言，這個(gè)電壓和電流就是由串?dāng)_造成的。串?dāng)_主要源自兩相鄰導(dǎo)體之間所形成的互感與互容。串?dāng)_會隨著印刷電路板的繞線布局密度增加而越顯嚴(yán)重，尤其是長距離總線的布局，更容易發(fā)生串?dāng)_的現(xiàn)象。這種現(xiàn)象是經(jīng)由互容互感將能量由一個(gè)傳輸線耦合到相鄰傳輸線上的。

③反射。反射現(xiàn)象的原因是：信號傳輸線的兩端沒有適當(dāng)?shù)淖杩蛊ヅ?，印刷電路板上的分支布局產(chǎn)生特性阻抗的斷點(diǎn)，過孔的尺寸以及其它互連所造成的阻抗不連續(xù)。所謂特性阻抗是定義為，“當(dāng)導(dǎo)線上流經(jīng)有高頻信號時(shí)，所呈現(xiàn)的電壓／電流比值”。那么對于確定的傳輸線而言，其特性阻抗為一個(gè)常數(shù)。信號的反射現(xiàn)象就是因?yàn)樾盘柕尿?qū)動端和傳輸線的特性阻抗以及接收端的阻抗不一致所造成的。

２　保證信號完整性的方法

２．１　抑制接地反彈

通過以上分析可知，電源路么以及ＩＰ封裝所造成的分布電感是決定接地反彈的關(guān)鍵之一。要抑制接地反彈的影響，首先是減少ＩＣ封裝的分布電感。在考慮ＩＣ引腳的配置圖時(shí)，就應(yīng)該將時(shí)鐘脈沖信號或數(shù)據(jù)／地址總線的引腳位置擺放在較靠近芯片的地方。其次，是采用分布電感量較小的ＩＣ封裝技術(shù)。表１列舉了幾種常見的ＩＣ封裝技術(shù)的分布電感量，可以看出表面貼片的封裝技術(shù)通常會比ＤＩＰ封裝技術(shù)少３０％的接地反彈；然后是降低印刷電路板端的分布電感量。由于電感與導(dǎo)體的長度成正比，與寬度成反比，所以在高速數(shù)字系統(tǒng)里大都采用多層板。其中會在里層擺放一個(gè)或一個(gè)以上的接地層，接地層面積相當(dāng)寬廣，目的旨在減少其地端回路的電感量。另外，電路設(shè)計(jì)時(shí)應(yīng)盡可能避免讓某個(gè)邏輯門驅(qū)動太多的負(fù)載。因?yàn)樵跀?shù)字電路若有多個(gè)并聯(lián)的邏輯裝置。總輸入電容是將每個(gè)邏輯裝置的輸入電容直接相加。

表1 幾種IC封裝技術(shù)的分布電感與電容

IC封裝技術(shù)分布電容/pF分布電感/nH

DIP封裝0.412～18

PGA封裝12

表面貼片封裝11～12

Write Bond0.51～2

TAB0.61～6

PCB thru-hole via11

２．２　解決串?dāng)_問題

信號之間由于電磁場的相互耦合而產(chǎn)生的不期望的噪聲電壓信號稱為信號串?dāng)_?！按?dāng)_”主要是源自兩相領(lǐng)導(dǎo)體之間的所形成的互感和互容。串?dāng)_超出一定的值將可能引發(fā)電路誤動作，從而導(dǎo)致系統(tǒng)無法正常工作。下面分別探討互容、互感與串?dāng)_的關(guān)系，以及如何解決串?dāng)_問題。

（１）電容耦合

串?dāng)_＝（ＺbCm）/tr

式中，Ｚb為受擾線的特性阻抗；Ｃm為互容；tr為輸入到干擾線的入射電壓之上升時(shí)間。

要改善互容產(chǎn)生的串?dāng)_，可以從兩個(gè)方面著手。一是減少互容Ｃm，做法是在兩相鄰的傳輸線中間加進(jìn)屏蔽措施。通常，在兩個(gè)銅箔通路中加裝一個(gè)接地屏蔽通路，用以改善互容的干擾。二是在時(shí)序規(guī)定允許的情況下，增加轉(zhuǎn)態(tài)較頻繁的信號之上升時(shí)間。

改善互感所產(chǎn)生的串?dāng)_，惟有減少流經(jīng)互感的電流所形成的回路面積才是較為簡易可行的辦法。可以借助降低導(dǎo)線與接地平面之間的距離，減小并行信號長度，縮短信號層與平面層的間距，增大信號線間距等措施，來減少兩導(dǎo)線的互感量。

２．３　改善反射

反射是產(chǎn)生干擾的幾個(gè)重要來源之一。為改善因線路的阻抗不匹配而造成反射的現(xiàn)象，可以選擇采用“布線拓?fù)洹焙汀敖K端技巧”的辦法。

利用適當(dāng)?shù)牟季€拓?fù)浞▉砀纳品瓷洮F(xiàn)象，通常不需要增添額外的電子組件（例如，終端電阻或者鉗位二極管）。常見的布線拓?fù)浞ㄓ校捶N，分別是樹狀法、菊鏈法、星狀法和回路法。其中樹狀法是最差的布線法，它所造成的反射量最大，額外的負(fù)載效應(yīng)和振鈴現(xiàn)象都需要加費(fèi)心來處理；就“反射”的觀點(diǎn)，菊鏈法是較佳的布線法。菊鏈法相當(dāng)適合于地址或者數(shù)據(jù)總線以及并聯(lián)終端的布線，基本上是沒有分支旁路的。星狀法適合串聯(lián)終端的布線，但條件是輸出緩沖器（驅(qū)動器）必須是低輸出阻抗以及具有較高的驅(qū)動能量?；芈贩ɑ旧吓c菊鏈法類似，但是回路法會耗費(fèi)較多的回路面積，對于共模噪聲的免疫能力較差。

除了布線拓?fù)浞?，為克服反射現(xiàn)象的干擾，“終端技巧”是最有效的方法。傳輸線的特性阻抗一般是定值。對于ＣＭＯＳ電路而方，信號的驅(qū)動端的輸出阻抗比較小，為幾十Ω，而接收端的輸入阻抗比較大?？梢栽谛盘栕詈蟮慕邮斩似ヅ湟粋€(gè)電阻（在接收端并聯(lián)一個(gè)電阻），這樣匹配和接收端并聯(lián)的結(jié)果就可以和傳輸線的特性阻抗相匹配了，信號的性能得到了比較好的改善。終端技巧的目的旨在提供一個(gè)完全阻抗匹配的傳輸線環(huán)境以及保持電位的穩(wěn)定。

３　高速ＤＳＰ系統(tǒng)的信號完整性分析

下面結(jié)合一個(gè)實(shí)際的ＤＳＰ高速圖像數(shù)據(jù)采集系統(tǒng)，闡述一下信號完整性問題的產(chǎn)生以及具體的解決方案。

整個(gè)ＤＳＰ數(shù)據(jù)采集系統(tǒng)由三部分構(gòu)成：模擬前端ＣＣＤ數(shù)據(jù)采集板、ＣＣＤ控制板和數(shù)據(jù)處理主控制ＤＳＰ板。處理后的數(shù)據(jù)通過ＵＳＢ2.0接口傳入上行ＰＣ機(jī)。

模擬前端ＣＣＤ數(shù)據(jù)采集板由ＣＣＤ掃描器件、模數(shù)轉(zhuǎn)換器件Ａ／Ｄ構(gòu)成。光源照射到稱之為ＣＣＤ（ＣhargeCoupled Device，電荷耦合器件）的光敏元件上實(shí)現(xiàn)光電轉(zhuǎn)換。由于要掃描的膠片上不透明的區(qū)域透射的光較少，透明的區(qū)域透射的光較多，而ＣＣＤ器件可以檢測圖像上不同區(qū)域透射的不同強(qiáng)度的光。ＣＣＤ掃描器件將膠片掃描，并將ＲＧＢ三色信號分別變成三路模擬信號送到Ａ／Ｄ進(jìn)行采樣，轉(zhuǎn)換成ＲＧＢ數(shù)字信號，供后續(xù)處理板處理。

模數(shù)轉(zhuǎn)換器件Ａ／Ｄ的采樣精度、對采樣信號的抗噪聲處理，都影響到采集信號的完整性，直接影響后續(xù)處理板的處理效果。我們采用的Ａ／Ｄ是１６位１５Ｍsps的Ａ／Ｄ轉(zhuǎn)換器，主要對ＣＣＤ采集的三色電平信號采樣成數(shù)字信號。有三個(gè)輸入通道，分別對應(yīng)ＣＣＤ器件的Ｒ、Ｇ、Ｂ信號輸出。每個(gè)通道都由輸入ＣＬＡＭＰ、雙校正采樣器ＣＤＳ、偏移ＤＡＣ和可編程的增益放大器ＰＧＡ構(gòu)成。這樣就復(fù)合成了一個(gè)高效的１６位Ａ／Ｄ轉(zhuǎn)換器，在精度上可以滿足要求。同時(shí)，為了減少ＣＣＤ在采樣模擬信號時(shí)把外界的噪聲耦合到系統(tǒng)，在電路設(shè)計(jì)上采用光電耦合器件對ＲＧＢ三路信號進(jìn)行隔離。

ＣＣＤ控制板以ＣＰＬＤ為核心。ＣＰＬＤ接收ＤＳＰ的控制信號，產(chǎn)生相應(yīng)的控制總線和數(shù)據(jù)總線，控制ＣＣＤ采集板同ＤＳＰ板進(jìn)行握手方式傳輸數(shù)據(jù)。這部分采用異步方式工作，速率可以通過可編程的等待周期和器件的應(yīng)答信號來實(shí)現(xiàn)，容易達(dá)到信號的完整性要求。

數(shù)據(jù)處理主控制ＤＳＰ板，是整個(gè)數(shù)據(jù)采集系統(tǒng)的核心，負(fù)責(zé)對數(shù)字信號作校正處理，并通過ＵＳＢ2.0接口將圖像數(shù)據(jù)上傳給計(jì)算機(jī)。系統(tǒng)由ＡＤＳＰ２１１６１、ＣＰＬＤ　ＥＰＭ７１２８ＡＥ、１６位的ＳＤＲＡＭ、Ｆlash芯片ＡＭ２９Ｆ０４０、ＵＳＢ接口控制器ＣＹ７Ｃ６８０１３構(gòu)成，如圖３所示。由于系統(tǒng)工作在很高的時(shí)鐘頻率上，所以這部分的信號完整性問題就顯得十分重要了。

主控制ＤＳＰ板中不僅有高速部分，也有異步的低速部分，所以要對系統(tǒng)進(jìn)行侵害。分割的目的是要重點(diǎn)保護(hù)高速部分。ＤＳＰ與ＵＳＢ２。０控制芯片、ＳＤＲＡＭ接口是同步高速接口，對它的處理是保證信號完整性的關(guān)鍵；與Ｆlash、ＣＰＬＤ接口采用異步接口，速率可以通過可編程的等待周期和硬件應(yīng)答信號來實(shí)現(xiàn)，容易達(dá)到信號的完整性要求。

高速設(shè)計(jì)部分要求信號線盡量短，盡量靠近ＤＳＰ器件。但是，如果將ＤＳＰ的信號線直接接到所有的外設(shè)上，一方面ＤＳＰ的驅(qū)動能力可能達(dá)不到要求，另一方面由于信號布線長度的急劇增加，必然會帶來嚴(yán)重的信號完整性問題。所以，在該系統(tǒng)中具體的處理辦法是，將高速器件與異步低速器件進(jìn)行隔離。在這里采用７４ＬＳ２４５實(shí)現(xiàn)數(shù)據(jù)隔離，利用準(zhǔn)確的選擇邏輯將不同類型數(shù)據(jù)分開。用７４ＬＳ２４４構(gòu)成地址隔離，同時(shí)還增加了ＤＳＰ的地址驅(qū)動能力。這種解決方案可以縮短高速信號線的傳輸距離，以達(dá)到信號完整性的要求。

另外，解決好系統(tǒng)內(nèi)信號的阻抗匹配，防止信號的反射、串?dāng)_噪聲等問題，這時(shí)ＤＳＰ系統(tǒng)正常工作的基本條件之一。ＤＳＰ電路傳輸阻抗應(yīng)與芯片Ｉ／Ｏ腳的輸出阻抗匹配。不匹配會引起信號反射，結(jié)果可能造成邏輯混亂。傳輸線越長，影響越大。通常采樣串接電阻來改善傳輸線的阻抗匹配，信號引線長度應(yīng)盡量小于１５cm。對于長度超過１５cm的引線，在驅(qū)動端（源端）和目的端應(yīng)串接３３Ω的匹配電路，避免由于信號反射引起干擾。在工程實(shí)踐中，我們還采用在接收端接一個(gè)上拉電阻，以改善系統(tǒng)的驅(qū)動能力。這是考慮到芯片的高電平驅(qū)動能力較差，通過外接電壓加以補(bǔ)償。

最后，解決ＤＳＰ系統(tǒng)的電源配置和電源裝置的傳導(dǎo)干擾。我們采用的ＡＤＳＰ２１１６１是ＡＤＳＤＰ?。樱龋粒遥孟盗校模樱?a target="_blank">處理器，對系統(tǒng)供電電源的要求都比較嚴(yán)格，電源的抖動范圍不超過５％。芯片內(nèi)核電壓為2.5V，芯片Ｉ／Ｏ口部分采用3.3V供電，而片外的一些常規(guī)集成電路又采用５Ｖ供電。系統(tǒng)采用多種電壓供電無疑增加了各種電壓之間的串?dāng)_。其中，模擬電源ＡＶＤＤ為ＤＳＰ的時(shí)鐘產(chǎn)生器ＰＬＬ供電，要求比較穩(wěn)定的電源，紋波干擾比較小。因?yàn)?，我們采用磁珠和電容相結(jié)合的高質(zhì)量濾波網(wǎng)絡(luò)對電源ＡＶＤＤ濾波。這里的磁珠和電容對電源紋波有明顯的抑制使用。磁珠在某些高頻區(qū)域內(nèi)，其阻抗急劇上升，從而在特定的頻率區(qū)域可獲得較好的衰減效果，而對ＤＳＰ的信號傳輸不會產(chǎn)生影響。該濾波網(wǎng)絡(luò)應(yīng)盡量靠近芯片引腳。為了避免噪聲干擾，模擬地布線還要求盡可能粗。

結(jié)語

本文分析了高速電路設(shè)計(jì)中的信號完整性問題，提出了保證信號完整性的一些措施，并結(jié)合一個(gè)ＤＳＰ數(shù)據(jù)采集系統(tǒng)，具體分析了實(shí)現(xiàn)信號完整性的方法。該系統(tǒng)現(xiàn)已調(diào)試通過。實(shí)踐證明，以上保證信號完整性的措施是必要而且正確的。