PCB設(shè)計中怎樣控制ESD

從機(jī)構(gòu)上做好靜電的防護(hù)，用絕緣的材料把PCB板密封在外殼內(nèi)，不論有多少靜電都不能到釋放到PCB上。

導(dǎo);

有了ESD，迅速讓靜電導(dǎo)到PCB板的主GND上，可以消除一定能力的靜電。

對于非金屬外殼或有金屬背板的產(chǎn)品我來分析一下ESD問題;

重點分析非金屬外殼的內(nèi)部電路及PCB的ESD的設(shè)計;

參考如下結(jié)構(gòu)：（注意有的產(chǎn)品內(nèi)部含有金屬背板）

對于有穿過電路板PCB的干擾：

（電場耦合和磁場耦合都存在系統(tǒng)無接地?。?/p>

一方面我們要規(guī)劃干擾在PCB上的路徑（注意這是在電路板-PCB布局布線是需要提前規(guī)劃的）;另一方面要盡量控制干擾的幅度。

注意有些產(chǎn)品外殼是非金屬結(jié)構(gòu);但系統(tǒng)內(nèi)部為了產(chǎn)品的強(qiáng)度或者是為了應(yīng)對EMC設(shè)計的需求會有金屬背板的設(shè)計！我們還要注意以下ESD路徑;

一定是PCB電路板一邊的接口及連接線，輸入I/O接口及連接線引入了干擾，或者如上述產(chǎn)品的結(jié)構(gòu)搭接&孔縫！干擾從內(nèi)部電路，功能單元，系統(tǒng)走線流向大地！（系統(tǒng)參考接地板）如上面的兩圖示路徑！

絕大多數(shù)情況下，PCB電路板多邊有接口及連接線是常見情況;接口及連接線多，就會有測試整改難度的提高，無論系統(tǒng)有多復(fù)雜我們還是有對策的！

首先逐一插拔接口及連接線，看看拔掉哪個接口或連接線可以提高抗擾度。

如果可以找得到影響抗擾度的連接線或接口，我們可以直接跨接巧妙的運(yùn)用電容，把干擾旁路掉！這也是一種措施;在電路設(shè)計時我是推薦應(yīng)用的！

在對應(yīng)導(dǎo)線上套磁環(huán)可以減小干擾電流，也是措施之一。（我常用這種方法來指導(dǎo)客戶進(jìn)行問題的判斷和分析！）

如果插拔接口或連接線沒有明確的發(fā)現(xiàn)，就要規(guī)劃干擾路徑也就避免或者減少流經(jīng)敏感電路的干擾電流，例如避免干擾電流流經(jīng)CPU/MCU&控制電路及晶振（振蕩器布局布線！）電路等;如上圖所示！

對于CPU/MCU，盡量使引腳處于高阻狀態(tài)，阻止干擾電流流入！

CPU/MCU的輸出引腳，要串電阻并旁路電容，切不可引腳直通外部電路！

即便沒有干擾信號，引腳直通也是不合理的，易引起CPU/MCU的故障損壞！

ESD引起的復(fù)位分析！

注意，看門狗復(fù)位也會導(dǎo)致軟件重啟機(jī)復(fù)位！

硬件復(fù)位主要是兩個源頭：

A.電源電壓過低，CPU內(nèi)部電路產(chǎn)生了一個復(fù)位信號;

B.復(fù)位引腳上有一個復(fù)位脈沖信號注入。

1.CPU/MCU電源線布線合理，退耦電容適當(dāng)布置，依靠ESD耦合過來的這點能量拉動電源到復(fù)位電平的可能性比較小，不作優(yōu)先考慮。

2.復(fù)位引腳有干擾的情況比較多出現(xiàn)，優(yōu)先考慮。

注意點：

a）復(fù)位電路引線是否過長;

b）復(fù)位電路是否形成大環(huán)路;

c）芯片復(fù)位引腳是否接一個小電容到就近接地;

d）復(fù)位信號有沒有供其他芯片使用;

e）有沒有用專用復(fù)位芯片設(shè)計等等;

布局得當(dāng)就不太容易產(chǎn)生硬復(fù)位，相對與重啟機(jī)還是比較容易處理的。

如果是a、b問題，則在輻射抗擾度測試時也會產(chǎn)生復(fù)位。

基本措施：

靠近CPU復(fù)位引腳切斷復(fù)位信號線串1～10KΩ電阻，復(fù)位引腳對地就近并1～10nF電容。相對來說，直接硬復(fù)位干擾還是比較容易處理的。

軟件方面：

需要確定的系統(tǒng)MCU/CPU-I/0口或控制信號受干擾引起誤動作的情況。

由于ESD是瞬態(tài)干擾，持續(xù)時間非常短，重復(fù)讀取控制信號狀態(tài)基本上就可以排除干擾。注意增加的濾波電路也有可能起反作用的;例外情況：磁珠與電容組合會展寬干擾電平，需要增加信號確認(rèn)時間，對于需要快速響應(yīng)的程序就要好好考慮一下！

A.確定的某個模擬量信號受干擾引起誤動作的情況;先用硬件的方法進(jìn)判斷。

由于ESD是瞬態(tài)干擾，數(shù)字濾波程序運(yùn)用排除最大最小值的辦法就可以排除干擾。

同樣，濾波電路會展寬干擾信號，造成連續(xù)采到幾個干擾信號，不能全部排除。

B.干擾引起硬復(fù)位的情況。主要有兩種情況會讓CPU/MCU復(fù)位，一個是復(fù)位引腳受干擾，另一個是電壓下降使上電判斷電路產(chǎn)生復(fù)位信號。

這些相對比較容易處理，增加電阻電容濾波、合理布線基本上可以解決問題。

C.比較難處理的是死機(jī)或者死機(jī)引起的看門狗復(fù)位。

可能是任何引腳引入干擾的干擾，需要逐一排除，由于很少是單一引腳引入干擾，處理起來比較麻煩，如果結(jié)構(gòu)上或者外圍電路上沒有有效措施，電路板PCB布局布線重新做的可能性較大。PCB的關(guān)鍵問題點：過大的環(huán)路面積造成問題??！

D.軟件敏感性，引腳阻抗Flash芯片寫操作;ESD脈沖短，脈沖串也不長，未必與軟件敏感狀態(tài)重疊，所以測試驗證時要充分考慮這些情況。硬件設(shè)計可以提高干擾強(qiáng)度，一定要注意軟件敏感環(huán)節(jié)。

電路板PCB干擾機(jī)理分析

1.金屬構(gòu)件是否會產(chǎn)生交大dv/dt，并耦合到臨近的敏感電路;

2.檢驗放電通路是否由于寄生電感因di/dt產(chǎn)生感性耦合到敏感電路;

3.ESD通常是同時存在dv/dt及di/dt，一般dv/dt更容易產(chǎn)生耦合;

4.共模電流預(yù)規(guī)劃措施不佳，讓較多共模干擾電流流經(jīng)敏感電路;

5.敏感電路對地有較低共模阻抗，使較大共模干擾電流經(jīng)由敏感電路流向地。

流經(jīng)敏感電路的共模干擾電流不會消失，它同樣還要流回地，任何從敏感電路引出的導(dǎo)線都有可能是流經(jīng)敏感電路的干擾電流流回地的途徑;

6.共模干擾電流在敏感電路產(chǎn)生差模才會引起干擾，敏感電路有較大的阻抗不平衡，使流經(jīng)的共模干擾電流產(chǎn)生了差模電壓;

7.受干擾器件引腳阻抗過高;

8.器件受擾動作閾值過低;

9.振蕩器電路工作異常;軟件沒有能夠分離處理好瞬態(tài)干擾信號（或者是軟件算法有問題）;

對于系統(tǒng)為非金屬外殼的電子產(chǎn)品或者設(shè)備;靜電ESD對產(chǎn)品的裸露的金屬部分進(jìn)行接觸放電同時對結(jié)構(gòu)的縫隙進(jìn)行非常高電壓的（》16KV）的空間放電時;系統(tǒng)內(nèi)部就會是電場耦合和磁場耦合都存在復(fù)雜環(huán)境;走線環(huán)路面積是關(guān)鍵??！

我們要重點關(guān)注關(guān)鍵信號線的走線及環(huán)路面積的問題;如下圖說明：

PCB與外部產(chǎn)生電磁場耦合

磁場： u0= 4Л*10^-7 感應(yīng)電壓計算：磁場 & 電場

V=S× u0 ×ΔH/Δt

H=I/（2 × Л ×D ）

電場：

V=S× E × FMHZ /48電場下的頻率

我來進(jìn)行一下實際的數(shù)據(jù)計算分析：如下圖

A.電場問題！參數(shù)實例說明

è環(huán)路面積=20cm^2 測試場電壓為30V/m@150MHZ， 估算感應(yīng)電壓？

V=0.0020*30*150/48

V=200mV

B.磁場問題！ESD-靜電放電的場影響

è環(huán)路面積=2cm^2 離ESD測試電流（30A）的距離=50cm ， Δt=1ns

H=I/（2 ×Л ×D ）估算感應(yīng)電壓？

Δt=1ns ， H=I/（2×Л×D） =30/（2* Л *0.5）=10A/m

V=0.0002*4*Л*10^-7 * 10/（1*10^-9）

V=2.5V！

結(jié)論：無接地系統(tǒng)對應(yīng)強(qiáng)干擾環(huán)境PCB的布局布線的環(huán)路面積是設(shè)計的關(guān)鍵！！

電路板PCB干擾-ESD對策分析措施

A.考慮到dv/dt是源頭，可以優(yōu)化金屬構(gòu)件接地性能降低dv/dt，增加金屬構(gòu)件連接處緊固件數(shù)量、增加導(dǎo)線數(shù)量直徑縮短長度、貼膜等有一些作用。

以500V為單位，進(jìn)行測試，看看敏感放電電壓有沒有變化，并進(jìn)行測試分析;

有較大改善則進(jìn)一步增加措施，直到模擬出實驗結(jié)果。

B.增加耦合距離減少耦合電容增加耦合阻抗，主要是比較貼近金屬構(gòu)件的導(dǎo)線、過于靠近金屬構(gòu)件的PCB走線。約束導(dǎo)線使之遠(yuǎn)離金屬構(gòu)件、插入聚四氟乙烯片、插入獨立屏蔽保護(hù)等可以達(dá)到一些效果。

C.分析共模干擾電流的路徑，增加敏感線路對共模干擾電流的阻抗，疏導(dǎo)共模干擾電流繞過敏感電路。實際措施一般就是串電阻并電容，電容一端一般連接到最近的地（也有連接到其他地方更好的情況）。

D.增加敏感電路對地共模阻抗降低敏感電路分流的共模干擾電流。

整理一下接口連接線，初步判斷哪些對地阻抗比較低。一般來說，電源線對地阻抗比較低，套磁環(huán)是一個增加阻抗的方法。有比較多接口及連接線的情況下，增加電源線阻抗并不一定有效，甚至起反作用。

在其它控制/檢測連接出線上重復(fù)套磁環(huán)（小電流線可以考慮用電阻），測試改善效果。（推薦使用這種方法來進(jìn)行測試和改善?。?/p>

重點IC的干擾分析受干擾的部位已明確到具體的芯片引腳?。?/p>

例如：已知芯片的某個引腳上有信號變化，引起設(shè)備誤動作。

對策措施

A.加強(qiáng)該引腳抗干擾措施，靠近引腳加對地旁路電容，干擾源阻抗較低的情況下需要串電阻;

B.對瞬態(tài)突變的檢測信號進(jìn)行軟件濾波。

C.疏通敏感芯片各引腳（或者電路區(qū)域的進(jìn)出線）的對地連接，讓干擾電流繞過芯片（敏感電路），主要措施是旁路電容這同時有利于降低引腳的對地阻抗。

在干擾源阻抗比較低的情況下，單獨加旁路電容效果不佳，串電阻配合效果好。這是很好而且低成本的措施;注意在設(shè)計時就需要考慮到。

D.選用抗干擾性能比較好芯片，是比較有效的措施。

E.對于比較有特征的干擾信號，特別是窄脈沖干擾信號，軟件可以比較有效排除，且成本低。

上述措施互不排斥且互補(bǔ)，選擇有效且低成本的措施方案改善。

我在進(jìn)行電子產(chǎn)品實際電路設(shè)計中的ESD的設(shè)計措施：

1、雪崩二極管來進(jìn)行ESD保護(hù)。

這也是設(shè)計中經(jīng)常用到的一種方法，典型做法就是在關(guān)鍵信號線并聯(lián)一雪崩二極管到地。該法是利用雪崩二極管快速響應(yīng)并且具有穩(wěn)定鉗位的能力，可以在較短的時間內(nèi)消耗聚集的高電壓進(jìn)而保護(hù)電路板。

2、使用高耐壓電容進(jìn)行電路保護(hù)。

該做法通常將高耐壓的陶瓷電容或Y電容放置在I/O連接器或者關(guān)鍵信號的位置，同時連接線盡可能的短，以便減小連接線的感抗。若采用了耐壓低的電容，會引起電容的損壞而失去保護(hù)的作用。

3、采用鐵氧磁珠進(jìn)行電路保護(hù)。

鐵氧磁珠可以很好的衰減ESD電流，并且還能抑制輻射。當(dāng)面臨著兩方面問題時，一個鐵氧磁珠會是一個很不錯的選擇。

4、火花間隙法。

這種方法是在一份材料中看到的，具體做法是在銅皮構(gòu)成的微帶線層使用尖端相互對準(zhǔn)的三角銅皮構(gòu)成，三角銅皮一端連接在信號線，另一個三角銅皮連接地。當(dāng)有靜電時會產(chǎn)生尖端放電進(jìn)而消耗電能。

5、采用LC濾波器的方法進(jìn)行保護(hù)電路。

LC組成的濾波器可以有效的減小高頻靜電進(jìn)入電路。

電感的感抗特性能很好的抑制高頻ESD進(jìn)入電路，而電容有分流了ESD的高頻能量到地。同時，該類型的濾波器還可以圓滑信號邊緣而較小RF效應(yīng)，性能方面在信號完整性方面又有了進(jìn)一步的提高。

6、多層板進(jìn)行ESD防護(hù)。

當(dāng)成本允許的情況下，選擇多層板也是一種有效防止ESD的一種手段。在多層板中，由于有了一個完整的地平面靠近走線，這樣可以使ESD更加快捷的耦合到低阻抗平面上，進(jìn)而保護(hù)關(guān)鍵信號的作用。

7、電路板外圍留保護(hù)帶的方法保護(hù)法。

這種方法通常是在電路板周圍畫出不加組焊層的走線。在條件允許的情況下將該走線連接至外殼，同時要注意該走線不能構(gòu)成一個封閉的環(huán)，以免形成環(huán)形天線而引入更大的麻煩。

8、采用有鉗位二極管的CMOS器件或者TTL器件進(jìn)行電路的保護(hù)。

這種方法是利用了隔離的原理進(jìn)行電路板的保護(hù)，由于這些器件有了鉗位二極管的保護(hù)，在實際電路設(shè)計中減小了設(shè)計的復(fù)雜度。

9、多采用去耦電容設(shè)計。

這些去耦電容要有低的ESL和ESR數(shù)值，對于低頻的ESD來說，去耦電容減小了環(huán)路的面積，由于其ESL的作用使電解質(zhì)作用減弱，可以更好的濾除高頻能量。

我再總結(jié)一下;對于電子產(chǎn)品/設(shè)備-整機(jī)級&電路板級的堵和導(dǎo)

整機(jī)級的系統(tǒng)的堵和導(dǎo)

1、外殼和安裝件：金屬以及可導(dǎo)電的電鍍材料等，屬于容易吸引和聚集靜電的材料;ESD要求很高的項目要盡可能避免使用這些材料。

2、必須使用導(dǎo)體材料時：結(jié)構(gòu)上要事先預(yù)留有效而布局均勻的接地點;一般來說，頂針或者金屬彈片的接地效果優(yōu)于導(dǎo)電泡棉和導(dǎo)電布。

3、無法做接地處理的例如電鍍側(cè)鍵等，需要重點在主板上做特別處理;

包括：

（1）增加壓敏電阻、TVS或者電容等器件;

（2）預(yù)留GND管腳;

（3）板邊露銅吸引靜電放電;

4、外殼上的金屬件，距離器件和走線必須大于2.2mm以上距離。

5、堆疊上避免器件裸露于孔、縫邊;如果無法避免的話，則要在組裝上想辦法堵;常見的做法有粘貼高溫膠帶或者防靜電膠帶等阻隔;所有結(jié)構(gòu)設(shè)計需要留有增加隔離片的空間。

電路板級的堵和導(dǎo)

1、增大PCB板材面積，以增加GND面積，增強(qiáng)其中和靜電的能力;成本或者差異化的堆疊讓我們做小。

2、實在很小的板子，則必須要有至少一層完整的GND層;并且要能夠跟電池地腳保持良好的連接;我們常常因為成本無法做到留出完整的地層。

3、很小的電路板，因為電路板的中和電荷能力有限，則要多考慮從整機(jī)上堵，少考慮導(dǎo)。

4、器件選擇上，要選用高耐壓ESD的器件;靜電保護(hù)器件在選擇時需要考慮其容性，避免不合適的容性導(dǎo)致其所保護(hù)信號線的信號本身的失效。

5、器件擺放時，容易被ESD影響的器件，盡量罩在屏蔽罩中。

6、屏蔽罩必須保證有效而分布均勻的接地！要較為直接的接到主地上，盲孔直接結(jié)合埋孔;要四周分布均勻地接地。

7、對IO口和鍵盤等容易暴露的部分電路，必須增加靜電保護(hù)器件。

8、器件擺放上，必須遵守就近釋放的原則，ESD保護(hù)器件應(yīng)靠近IO和側(cè)鍵等擺放;其次是跨在中間路上;避免靠近芯片擺放;這樣能夠減少ESD脈沖信號進(jìn)入附近線路的瞬態(tài)耦合;雖然沒有直接的連接，但是這種二次輻射效應(yīng)也會讓其他部分工作紊亂。

9、Layout走線必須遵守有效保護(hù)的原則;走線應(yīng)該從接口處先走到TVS處，然后才能走到CPU等芯片處;遠(yuǎn)遠(yuǎn)地“掛”在信號線上的靜電保護(hù)器件，會因為引線寄生電感過大而導(dǎo)致保護(hù)失效，讓保護(hù)形同虛設(shè)。

10、TVS管的接地腳與主地之間的連接必須盡可能的短，減小接地平面的寄生電感。

11、TVS器件應(yīng)該盡可能靠近連接器以減少進(jìn)入附近線路的瞬態(tài)耦合。雖然沒有到達(dá)連接器的直接通路，但這種二次輻射效應(yīng)也會導(dǎo)致電路板其它部分的工作紊亂。

12、避免在板邊走重要的信號線;例如時鐘、復(fù)位信號。

13、主板上未使用的地方盡可能的鋪成地;并且連接到主地上;多鋪地減小了信號與地之間的間距，相當(dāng)于減小信號的回路面積。（該面積越大，所包含的場流量越大，其感應(yīng)電流也越大）

14、需要注意ESD對地層的直接放電有可能損壞敏感電路。在使用TVS二極管的同時還要使用一個或多個高頻旁路電容器，這些電容器放置在易損元件的電源和地之間。旁路電容減少了電荷注入，保持了電源與接地端口的電壓差。

15、電源走在主板中間比在板邊好;地布局在板中間比板邊好。

我通過眾多的實際項目進(jìn)行了上面的分析和總結(jié);對于ESD問題基本不會超出我的總結(jié)范圍！如果對系統(tǒng)了解&理解我的分析和設(shè)計思路 可以為你的產(chǎn)品設(shè)計開發(fā)能節(jié)省很大的成本！