基于RSA算法電子系統(tǒng)認(rèn)證芯片的電源規(guī)劃

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　　本文所研究的電子系統(tǒng)認(rèn)證芯片是基于硬加密技術(shù)采用專用集成電路(ASIC)設(shè)計(jì)的方法來實(shí)現(xiàn)的。由于ASIC上有特殊算法，PCB和一些硬件可能被復(fù)制，但是無法復(fù)制ASIC的加密數(shù)據(jù)，保密性更強(qiáng)。該芯片采用RSA加密算法，它是非對稱密鑰密碼體制的代表，其安全性在于找到兩個(gè)大素?cái)?shù)p和q比較容易;但目前沒有有效的方法從p和q的乘積N中分解出p和q。有專家建議，普通公司使用1 024位的密鑰就可以保證資料的安全性，因此該系統(tǒng)認(rèn)證芯片采用密鑰為1 024位的RSA加密算法。

　　該電子系統(tǒng)認(rèn)證芯片采用SMIC 0.18μm 6層金屬工藝，在SoC Eneounter平臺(tái)上進(jìn)行物理設(shè)計(jì)。為了了解整個(gè)芯片的布線擁塞程度和功耗的大概情況，進(jìn)行正式設(shè)計(jì)之前，對該芯片進(jìn)行預(yù)設(shè)計(jì);通過預(yù)設(shè)計(jì)的結(jié)果分析芯片的布線擁塞情況，并對布局布線后的功耗進(jìn)行預(yù)估。在分析預(yù)設(shè)計(jì)的基礎(chǔ)上，針對預(yù)設(shè)計(jì)中存在的問題對芯片進(jìn)行詳細(xì)的電源規(guī)劃，為整個(gè)芯片設(shè)計(jì)出一個(gè)合理的供電網(wǎng)絡(luò)，使最終的設(shè)計(jì)實(shí)現(xiàn)面積優(yōu)化，并且滿足功耗、時(shí)序等要求。

　　1 功耗預(yù)估

　　預(yù)設(shè)計(jì)采用75%的利用率，對該電子系統(tǒng)認(rèn)證芯片進(jìn)行了粗略的布圖規(guī)劃，僅設(shè)計(jì)了寬度為10 μm的電源環(huán)。為了使芯片功耗的分析結(jié)果更接近實(shí)際，對該芯片進(jìn)行了布局、時(shí)鐘樹綜合和詳細(xì)布線等步驟。在時(shí)序收斂的前提下，進(jìn)行功耗分析，工作電壓VDD為1.8 V，得到芯片的總功耗為115.41 mW，包括開關(guān)功耗(Switehing Power)、內(nèi)部功耗(Internal Power)和泄露功耗(Leakage Power)。但是芯片中存在IRDrop違規(guī)(即芯片中的電壓降超過了5%VDD)，如圖1所示，左上角的對話框中列出了存在IR Drop違規(guī)的地方，具體位置在版圖中的深色區(qū)域。一般情況下，5%的電壓降會(huì)增大10%～15%的線延遲，會(huì)產(chǎn)生時(shí)序違規(guī)，使芯片處于不正常的工作狀態(tài)，因此，需要在后續(xù)設(shè)計(jì)中進(jìn)行詳細(xì)的電源規(guī)劃。

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　　采用75%的利用率進(jìn)行詳細(xì)布線后發(fā)現(xiàn)，版圖中的布線擁塞情況并不嚴(yán)重，Meta15和Meta16的布線資源均比較寬裕。一些研究表明，芯片成本與芯片面積的4次方成正比。為了降低成本，應(yīng)盡可能減小芯片面積。經(jīng)過反復(fù)嘗試之后，確定芯片的利用率為80%，芯片內(nèi)核(Core)面積約為2.474 mm2，總面積約為3.5 mm2，比預(yù)設(shè)計(jì)時(shí)減小了約0.12 mm2。