如何通過(guò)仿真有效提高數(shù)?；旌显O(shè)計(jì)性

如何通過(guò)仿真有效提高數(shù)模混合設(shè)計(jì)性

一 、數(shù)?；旌显O(shè)計(jì)的難點(diǎn) 二、提高數(shù)模混合電路性能的關(guān)鍵 三、仿真工具在數(shù)?；旌显O(shè)計(jì)中的應(yīng)用 四、小結(jié) 五、混合信號(hào)PCB設(shè)計(jì)基礎(chǔ)問(wèn)答。

數(shù)?；旌想娐返脑O(shè)計(jì)，一直是困擾硬件電路設(shè)計(jì)師提高性能的瓶頸。眾所周知，現(xiàn)實(shí)的世界都是模擬的，只有將模擬的信號(hào)轉(zhuǎn)變成數(shù)字信號(hào)，才方便做進(jìn)一步的處理。模擬信號(hào)和數(shù)字信號(hào)的轉(zhuǎn)變是否實(shí)時(shí)、精確，是電路設(shè)計(jì)的重要指標(biāo)。除了器件工藝，算法的進(jìn)步會(huì)影響系統(tǒng)數(shù)模變換的精度外，現(xiàn)實(shí)世界中眾多干擾，噪聲也是困擾數(shù)模電路性能的主要因素。 本文通過(guò)Ansoft公司的“AD-Mix Signal Noise Design Suites” 數(shù)?；旌显肼暦抡嬖O(shè)計(jì)軟件的對(duì)數(shù)?；旌显O(shè)計(jì)PCB的仿真，探索分析數(shù)模混合電路的噪聲干擾和優(yōu)化設(shè)計(jì)的途徑，以達(dá)到改善系統(tǒng)性能目的。

11、在高速設(shè)計(jì)中，如何解決信號(hào)的完整性問(wèn)題？差分布線方式是如何實(shí)現(xiàn)的？對(duì)于只有一個(gè)輸出端的時(shí)鐘信號(hào)線，如何實(shí)現(xiàn)差分布線？ 答：信號(hào)完整性基本上是阻抗匹配的問(wèn)題。而影響阻抗匹配的因素有信號(hào)源的架構(gòu)和輸出阻抗(output impedance)，走線的特性阻抗，負(fù)載端的特性，走線的拓樸(topology)架構(gòu)等。解決的方式是靠端接(termination)與調(diào)整走線的拓樸。 差分對(duì)的布線有兩點(diǎn)要注意，一是兩條線的長(zhǎng)度要盡量一樣長(zhǎng)，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side實(shí)現(xiàn)的方式較多。 要用差分布線一定是信號(hào)源和接收端也都是差分信號(hào)才有意義。所以對(duì)只有一個(gè)輸出端的時(shí)鐘信號(hào)是無(wú)法使用差分布線的。
12、 一塊PCB板中有多個(gè)數(shù)/模功能塊時(shí)，常規(guī)做法是要將數(shù)/模地分開(kāi)，并分別在一點(diǎn)相
連。這樣，一塊PCB板上的地將被分割成多塊，而且如何相互連接也大成問(wèn)題。但有人采用另外一種辦法，即在確保數(shù)/模分開(kāi)布局，且數(shù)/模信號(hào)走線相互不交叉的情況下，整個(gè)PCB板地不做分割，數(shù)/模地都連到這個(gè)地平面上，這樣做有何道理，請(qǐng)專家指教。 答：將數(shù)/模地分開(kāi)的原因是因?yàn)?a target="_blank">數(shù)字電路在高低電位切換時(shí)會(huì)在電源和地產(chǎn)生噪聲，噪聲的大小跟信號(hào)的速度及電流大小有關(guān)。如果地平面上不分割且由數(shù)字區(qū)域電路所產(chǎn)生的噪聲較大而模擬區(qū)域的電路又非常接近，則即使數(shù)模信號(hào)不交叉， 模擬的信號(hào)依然會(huì)被地噪聲干擾。也就是說(shuō)數(shù)模地不分割的方式只能在模擬電路區(qū)域距產(chǎn)生大噪聲的數(shù)字電路區(qū)域較遠(yuǎn)時(shí)使用。另外，數(shù)模信號(hào)走線不能交叉的要求是因?yàn)樗俣壬钥斓臄?shù)字信號(hào)其返回電流路徑(return current path)會(huì)盡量沿著走線的下方附近的地流回?cái)?shù)字信號(hào)的源頭，若數(shù)模信號(hào)走線交叉，則返回電流所產(chǎn)生的噪聲便會(huì)出現(xiàn)在模擬電路區(qū)域內(nèi)。
13、 在PCB上靠近平行走高速差分信號(hào)線對(duì)的時(shí)候，在阻抗匹配的情況下，由于兩線的相
互耦合，會(huì)帶來(lái)很多好處。但是有觀點(diǎn)認(rèn)為這樣會(huì)增大信號(hào)的衰減，影響傳輸距離。是不是這樣，為什么？我在一些大公司的評(píng)估板上看到高速布線有的盡量靠近且平行，而有的卻有意的使兩線距離忽遠(yuǎn)忽近，我不懂那一種效果更好。我的信號(hào)1GHz以上，阻抗為50歐姆。在用軟件計(jì)算時(shí)，差分線對(duì)也是以50歐姆來(lái)計(jì)算嗎？還是以100歐姆來(lái)算？接收端差分線對(duì)之間可否加一匹配電阻？謝謝！
答：會(huì)使高頻信號(hào)能量衰減的原因一是導(dǎo)體本身的電阻特性(conductor loss), 包括集膚效應(yīng)(skin effect), 另一是介電物質(zhì)的dielectric loss。 這兩種因子在電磁理論分析傳輸線效應(yīng)(transmission line effect)時(shí), 可看出他們對(duì)信號(hào)衰減的影響程度。 差分線的耦合是會(huì)影響各自的特性阻抗, 變的較小, 根據(jù)分壓原理(voltage divider)這會(huì)使信號(hào)源送到線上的電壓小一點(diǎn)。 至于, 因耦合而使信號(hào)衰減的理論分析我并沒(méi)有看過(guò), 所以我無(wú)法評(píng)論。 對(duì)差分對(duì)的布線方式應(yīng)該要適當(dāng)?shù)目拷移叫小?所謂適當(dāng)?shù)目拷且驗(yàn)檫@間距會(huì)影響到差分阻抗(differential impedance)的值, 此值是設(shè)計(jì)差分對(duì)的重要參數(shù)。 需要平行也是因?yàn)橐３植罘肿杩沟囊恢滦浴?若兩線忽遠(yuǎn)忽近, 差分阻抗就會(huì)不一致, 就會(huì)影響信號(hào)完整性(signal integrity)及時(shí)間延遲(timing delay)。 差分阻抗的計(jì)算是 2(Z11 - Z12), 其中, Z11是走線本身的特性阻抗, Z12是兩條差分線間因?yàn)轳詈隙a(chǎn)生的阻抗, 與線距有關(guān)。 所以, 要設(shè)計(jì)差分阻抗為100歐姆時(shí), 走線本身的特性阻抗一定要稍大于50歐姆。 至于要大多少, 可用仿真軟件算出來(lái)。 接收端差分線對(duì)間的匹配電阻通常會(huì)加, 其值應(yīng)等于差分阻抗的值。 這樣信號(hào)品質(zhì)會(huì)好些。 歡迎到www.mentor.com/icx里面有一些不錯(cuò)的技術(shù)資料。
14、 柔性PCB板在Layout時(shí)有哪些規(guī)則？應(yīng)注意哪些問(wèn)題？
答：在柔性板設(shè)計(jì)時(shí),應(yīng)注意: 1.從生產(chǎn)廠獲得加工工藝參數(shù)如線寬.間距.等 2.在設(shè)計(jì)時(shí)應(yīng)注意柔性PCB最小彎折半徑是否滿足設(shè)計(jì)尺寸的要求3.柔性PCB在應(yīng)力集中的彎折點(diǎn)可能出現(xiàn)斷裂或?qū)娱_(kāi)列,應(yīng)注意應(yīng)力的消除和PCB加強(qiáng)。
15、為了最大限度的保證高速信號(hào)質(zhì)量，我們都習(xí)慣于手工布線，但效率太低。使用自動(dòng)布線器又無(wú)法監(jiān)控關(guān)鍵信號(hào)的繞線方式，過(guò)孔數(shù)目、位置等。手工走完關(guān)鍵信號(hào)再自動(dòng)布線又會(huì)降低自動(dòng)布線的布通率，而且自動(dòng)布線結(jié)果的調(diào)整意味著更多的布線工作量，如何平衡以上矛盾，利用優(yōu)秀的布線器幫助完成高速信號(hào)的布線？ 答：現(xiàn)在較強(qiáng)的布線軟件的自動(dòng)布線器大部分都有設(shè)定約束條件來(lái)控制繞線方式及過(guò)孔數(shù)目。 各家EDA公司的繞線引擎能力和約束條件的設(shè)定項(xiàng)目有時(shí)相差甚遠(yuǎn)。 例如, 是否有足夠的約束條件控制蛇行線(serpentine)蜿蜒的方式, 能否控制差分對(duì)的走線間距等。 這會(huì)影響到自動(dòng)布線出來(lái)的走線方式是否能符合設(shè)計(jì)者的想法。 另外, 手動(dòng)調(diào)整布線的難易也與繞線引擎的能力有絕對(duì)的關(guān)系。 例如, 走線的推擠能力, 過(guò)孔的推擠能力, 甚至走線對(duì)敷銅的推擠能力等等。 所以, 選擇一個(gè)繞線引擎能力強(qiáng)的布線器, 才是解決之道。 16、在高速PCB設(shè)計(jì)中，信號(hào)層的空白區(qū)域可以敷銅，那么多個(gè)信號(hào)層的敷銅是都接地好呢，還是一半接地，一半接電源好呢？ 答：一般在空白區(qū)域的敷銅絕大部分情況是接地。 只是在高速信號(hào)線旁敷銅時(shí)要注意敷銅與信號(hào)線的距離， 因?yàn)樗蟮你~會(huì)降低一點(diǎn)走線的特性阻抗。 也要注意不要影響到它層的特性阻抗， 例如在dual stripline的結(jié)構(gòu)時(shí)。 17、在高速板(如p4的主板)layour，為什么要求高速信號(hào)線(如cpu數(shù)據(jù)，地址信號(hào)線)要匹配? 如果不匹配會(huì)帶來(lái)什么隱患？其匹配的長(zhǎng)度范圍（既信號(hào)線的時(shí)滯差）是由什么因素決定的，怎樣計(jì)算？
答：要求走線特性阻抗匹配的主要原因是要避免高速傳輸線效應(yīng)(transmission line effect)所引起的反射(reflection)影響到信號(hào)完整性(signal integrity)和延遲時(shí)間(flight time)。也就是說(shuō)如果不匹配，則信號(hào)會(huì)被反射影響其質(zhì)量。所有走線的長(zhǎng)度范圍都是根據(jù)時(shí)序(timing)的要求所訂出來(lái)的。影響信號(hào)延遲時(shí)間的因素很多，走線長(zhǎng)度只是其一。P4要求某些信號(hào)線長(zhǎng)度要在某個(gè)范圍就是根據(jù)該信號(hào)所用的傳輸模式(common clock或source synchronous)下算得的timing margin，分配一部份給走線長(zhǎng)度的允許誤差。 至于， 上述兩種模式時(shí)序的計(jì)算， 限于時(shí)間與篇幅不方便在此詳述， 請(qǐng)到下列網(wǎng)址http://developer.intel.com/design/Pentium4/guides 下載"Intel Pentium 4 Processor in the 423-pin Package/Intel 850 Chipset Platform Design Guide"。 其中 "Methodology for Determining Topology and Routing Guideline"章節(jié)內(nèi)有詳述。 18、在高密度印制板上通過(guò)軟件自動(dòng)產(chǎn)生測(cè)試點(diǎn)一般情況下能滿足大批量生產(chǎn)的測(cè)試要求嗎?添加測(cè)試點(diǎn)會(huì)不會(huì)影響高速信號(hào)的質(zhì)量？ 答：一般軟件自動(dòng)產(chǎn)生測(cè)試點(diǎn)是否滿足測(cè)試需求必須看對(duì)加測(cè)試點(diǎn)的規(guī)范是否符合測(cè)試機(jī)具的要求。另外，如果走線太密且加測(cè)試點(diǎn)的規(guī)范比較嚴(yán)，則有可能沒(méi)辦法自動(dòng)對(duì)每段線都加上測(cè)試點(diǎn)，當(dāng)然，需要手動(dòng)補(bǔ)齊所要測(cè)試的地方。至于會(huì)不會(huì)影響信號(hào)質(zhì)量就要看加測(cè)試點(diǎn)的方式和信號(hào)到底多快而定?；旧贤饧拥臏y(cè)試點(diǎn)(不用線上既有的穿孔(via or DIP pin)當(dāng)測(cè)試點(diǎn))可能加在線上或是從線上拉一小段線出來(lái)。前者相當(dāng)于是加上一個(gè)很小的電容在線上，后者則是多了一段分支。這兩個(gè)情況都會(huì)對(duì)高速信號(hào)多多少少會(huì)有點(diǎn)影響，影響的程度就跟信號(hào)的頻率速度和信號(hào)緣變化率(edge rate)有關(guān)。影響大小可透過(guò)仿真得知。原則上測(cè)試點(diǎn)越小越好(當(dāng)然還要滿足測(cè)試機(jī)具的要求)分支越短越好。 19、如何選擇PCB板材?如何避免高速數(shù)據(jù)傳輸對(duì)周圍模擬小信號(hào)的高頻干擾,有沒(méi)有一些設(shè)計(jì)的基本思路?謝謝！ 答：選擇PCB板材必須在滿足設(shè)計(jì)需求和可量產(chǎn)性及成本中間取得平衡點(diǎn)。設(shè)計(jì)需求包含電氣和機(jī)構(gòu)這兩部分。通常在設(shè)計(jì)非常高速的PCB板子(大于GHz的頻率)時(shí)這材質(zhì)問(wèn)題會(huì)比較重要。例如，現(xiàn)在常用的FR-4材質(zhì)，在幾個(gè)GHz的頻率時(shí)的介質(zhì)損dielectric loss會(huì)對(duì)信號(hào)衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(shù)(dielectric constant)和介質(zhì)損在所設(shè)計(jì)的頻率是否合用。 避免高頻干擾的基本思路是盡量降低高頻信號(hào)電磁場(chǎng)的干擾，也就是所謂的串?dāng)_(Crosstalk)?？捎美蟾咚傩盘?hào)和模擬信號(hào)之間的距離，或加ground guard/shunt traces在模擬信號(hào)旁邊。還要注意數(shù)字地對(duì)模擬地的噪聲干擾。
20、眾所周知PCB板包括很多層，但其中某些層的含義我還不是很清楚。mechanicalkeepoutlayer,topoverlay,bottomoverlay,toppaste,

bottompaste,topsolder,bottomsolder,

drillguide,drilldrawing,multilayer這些層不知道它們的確切含義。希望您指教。 答：在EDA軟件的專門術(shù)語(yǔ)中，有很多不是有相同定義的。以下就字面上可能的意義來(lái)解釋。 Mechnical: 一般多指板型機(jī)械加工尺寸標(biāo)注層 Keepoutlayer: 定義不能走線、打穿孔(via)或擺零件的區(qū)域。這幾個(gè)限制可以獨(dú)立分開(kāi)定義。 Topoverlay: 無(wú)法從字面得知其意義。多提供些訊息來(lái)進(jìn)一步討論。 Bottomoverlay: 無(wú)法從字面得知其意義?？啥嗵峁┬┯嵪?lái)進(jìn)一步討論。 Toppaste: 頂層需要露出銅皮上錫膏的部分。 Bottompaste: 底層需要露出銅皮上錫膏的部分。 Topsolder: 應(yīng)指頂層阻焊層，避免在制造過(guò)程中或?qū)?lái)維修時(shí)可能不小心的短路 Bottomsolder: 應(yīng)指底層阻焊層。 Drillguide: 可能是不同孔徑大小，對(duì)應(yīng)的符號(hào)，個(gè)數(shù)的一個(gè)表。 Drilldrawing: 指孔位圖，各個(gè)不同的孔徑會(huì)有一個(gè)對(duì)應(yīng)的符號(hào)。 Multilayer: 應(yīng)該沒(méi)有單獨(dú)這一層，能指多層板，針對(duì)單面板和雙面板而言。 21、一個(gè)系統(tǒng)往往分成若干個(gè)PCB，有電源、接口、主板等，各板之間的地線往往各有互連，導(dǎo)致形成許許多多的環(huán)路，產(chǎn)生諸如低頻環(huán)路噪聲，不知這個(gè)問(wèn)題如何解決？ 答：各個(gè)PCB板子相互連接之間的信號(hào)或電源在動(dòng)作時(shí)，例如A板子有電源或信號(hào)送到B板子，一定會(huì)有等量的電流從地層流回到A板子 (此為Kirchoff current law)。這地層上的電流會(huì)找阻抗最小的地方流回去。所以，在各個(gè)不管是電源或信號(hào)相互連接的接口處，分配給地層的管腳數(shù)不能太少，以降低阻抗，這樣可以降低地層上的噪聲。另外，也可以分析整個(gè)電流環(huán)路，尤其是電流較大的部分，調(diào)整地層或地線的接法，來(lái)控制電流的走法(例如，在某處制造低阻抗，讓大部分的電流從這個(gè)地方走)，降低對(duì)其它較敏感信號(hào)的影響。 22、能否提供一些經(jīng)驗(yàn)數(shù)據(jù)、公式和方法來(lái)估算布線的阻抗。當(dāng)無(wú)法滿足阻抗匹配的要求時(shí)，是在信號(hào)線的末端加并聯(lián)的匹配電阻好，還是在信號(hào)線上加串聯(lián)的匹配電阻好。差分信號(hào)線中間可否加地線？
答：以下提供兩個(gè)常被參考的特性阻抗公式： a.微帶線(microstrip)Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W為線寬，T為走線的銅皮厚度，H為走線到參考平面的距離，Er是PCB板材質(zhì)的介電常數(shù)(dielectric constant)。此公式必須在0.1<(W/H)<2.0及1<(Er)<15的情況才能應(yīng)用。 b.帶狀線(stripline) Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H為兩參考平面的距離，并且走線位于兩參考平面的中間。此公式必須在W/H<0.35及T/H<0.25的情況才能應(yīng)用。 最好還是用仿真軟件來(lái)計(jì)算比較準(zhǔn)確。 2.選擇端接(termination)的方法有幾項(xiàng)因素要考慮: a.信號(hào)源(source driver)的架構(gòu)和強(qiáng)度。 b.功率消耗(power consumption)的大小。 c.對(duì)時(shí)間延遲的影響，這是最重要考慮的一點(diǎn)。所以，很難說(shuō)哪一種端接方式是比較好的。 3.差分信號(hào)中間一般是不能加地線。因?yàn)椴罘中盘?hào)的應(yīng)用原理最重要的一點(diǎn)便是利用差分信號(hào)間相互耦合(coupling)所帶來(lái)的好處，如flux cancellation，抗噪聲(noise immunity)能力等。若在中間加地線，便會(huì)破壞耦合效應(yīng)。 23、您能比較一下CandenceInnovedaMentorZuken公司各自的自動(dòng)布線及SI仿真工具嗎？有沒(méi)有測(cè)試指標(biāo)呢？ 答：通常各公司自動(dòng)布線引擎的算法多多少少都會(huì)有各自較喜歡的繞線模式，如果所測(cè)試的板子的繞線模式較符合某種算法，則那一個(gè)工具所表現(xiàn)的結(jié)果可能會(huì)較好，這也是為什么每家公司都有他們各自的數(shù)據(jù)來(lái)宣稱他們的自動(dòng)布線是最好的。所以，最好的測(cè)試方式就是用貴公司的設(shè)計(jì)在各家自動(dòng)布線工具上來(lái)跑。測(cè)試的指針有繞線的完成率及所花的時(shí)間。仿真工具最重要的是仿真引擎的精確度及對(duì)線路的模型與算法是否符合貴公司設(shè)計(jì)的需求。例如，如果所設(shè)計(jì)的時(shí)鐘頻率為400MHz，這時(shí)仿真工具能否提供正確的AC loss模型就很重要。其它可考慮使用者接口是否方便操作，是否有定制化(customization)的方法，利于batch run。 24、請(qǐng)問(wèn)適當(dāng)選擇PCB與外殼接地的點(diǎn)的原則是什么？ 另外，一般PCB LAYOUT工程師總是根據(jù)DESIGN GUIDE/LAYOUT GUIDELINE做，我想了解一般制定GUIDE的是硬件/系統(tǒng)工程師，還是資深PCB工程師？誰(shuí)應(yīng)該對(duì)板級(jí)系統(tǒng)的性能負(fù)主要責(zé)任。

答：與外殼接地點(diǎn)選擇的原則是利用chassis ground提供低阻抗的路徑給回流電流(returning current)及控制此回流電流的路徑。例如，通常在高頻器件或時(shí)鐘產(chǎn)生器附近可以借固定用的螺絲將PCB的地層與chassis ground做連接，以盡量縮小整個(gè)電流回路面積，也就減少電磁輻射。誰(shuí)應(yīng)該負(fù)責(zé)制定guideline可能每個(gè)公司有不同的情況而有不同安排。Guideline的制定必須對(duì)整個(gè)系統(tǒng)、芯片、電路動(dòng)作原理有充分的了解，才能制定出符合電氣規(guī)范且可實(shí)現(xiàn)的guideline。所以，以我個(gè)人的觀點(diǎn)，硬件系統(tǒng)工程師似乎較適合這個(gè)角色。當(dāng)然，資深PCB工程師可以提供在實(shí)際實(shí)現(xiàn)時(shí)的經(jīng)驗(yàn)，使得這guideline可以實(shí)現(xiàn)的更好。 25、請(qǐng)問(wèn)，模擬電源處的濾波經(jīng)常是用LC電路。但是，我發(fā)現(xiàn)有時(shí)LC比RC濾波效果差，請(qǐng)問(wèn)這是為什么，濾波時(shí)選用電感，電容值的方法是什么？ 答：LC與RC濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當(dāng)。 因?yàn)殡姼械母锌?reactance)大小與電感值和頻率有關(guān)。如果電源的噪聲頻率較低，而電感值又不夠大，這時(shí)濾波效果可能不如RC。但是，使用RC濾波要付出的代價(jià)是電阻本身會(huì)耗能，效率較差，且要注意所選電阻能承受的功率。 電感值的選用除了考慮所想濾掉的噪聲頻率外，還要考慮瞬時(shí)電流的反應(yīng)能力。如果LC的輸出端會(huì)有機(jī)會(huì)需要瞬間輸出大電流，則電感值太大會(huì)阻礙此大電流流經(jīng)此電感的速度，增加紋波噪聲(ripple noise)。 電容值則和所能容忍的紋波噪聲規(guī)范值的大小有關(guān)。紋波噪聲值要求越小，電容值會(huì)較大。而電容的ESR/ESL也會(huì)有影響。 另外，如果這LC是放在開(kāi)關(guān)式電源(switching regulation power)的輸出端時(shí)，還要注意此LC所產(chǎn)生的極點(diǎn)零點(diǎn)(pole/zero)對(duì)負(fù)反饋控制(negative feedback control)回路穩(wěn)定度的影響。 26、在電路板尺寸固定的情況下，如果設(shè)計(jì)中需要容納更多的功能，就往往需要提高PCB的走線密度，但是這樣有可能導(dǎo)致走線的相互干擾增強(qiáng)，同時(shí)走線過(guò)細(xì)也使阻抗無(wú)法降低，請(qǐng)專家介紹在高速（>100MHz）高密度PCB設(shè)計(jì)中的技巧?

答：在設(shè)計(jì)高速高密度PCB時(shí)，串?dāng)_(crosstalk interference)確實(shí)是要特別注意的，因?yàn)樗鼘?duì)時(shí)序(timing)與信號(hào)完整性(signal integrity)有很大的影響。以下提供幾個(gè)注意的地方： 1.控制走線特性阻抗的連續(xù)與匹配。 2.走線間距的大小。一般?？吹降拈g距為兩倍線寬。可以透過(guò)仿真來(lái)知道走線間距對(duì)時(shí)序及信號(hào)完整性的影響，找出可容忍的最小間距。不同芯片信號(hào)的結(jié)果可能不同。 3.選擇適當(dāng)?shù)亩私臃绞健?4.避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重迭在一起，因?yàn)檫@種串?dāng)_比同層相鄰走線的情形還大。 5.利用盲埋孔(blind/buried via)來(lái)增加走線面積。但是PCB板的制作成本會(huì)增加。在實(shí)際執(zhí)行時(shí)確實(shí)很難達(dá)到完全平行與等長(zhǎng)，不過(guò)還是要盡量做到。除此以外，可以預(yù)留差分端接和共模端接，以緩和對(duì)時(shí)序與信號(hào)完整性的影響。 27、對(duì)于lvds低壓差分信號(hào)，原則上是布線等長(zhǎng)、平行，但實(shí)際上較難實(shí)現(xiàn)，是否能提供一些經(jīng)驗(yàn)？ 答：差分信號(hào)布線時(shí)要求等長(zhǎng)且平行的原因有下列幾點(diǎn)： 1.平行的目的是要確保差分阻抗的完整性。平行間距不同的地方就等于是差分阻抗不連續(xù)。 2.等長(zhǎng)的目的是想要確保時(shí)序(timing)的準(zhǔn)確與對(duì)稱性。因?yàn)椴罘中盘?hào)的時(shí)序跟這兩個(gè)信號(hào)交叉點(diǎn)(或相對(duì)電壓差值)有關(guān)，如果不等長(zhǎng)，則此交叉點(diǎn)不會(huì)出現(xiàn)在信號(hào)振幅(swing amplitude)的中間，也會(huì)造成相鄰兩個(gè)時(shí)間間隔(time interval)不對(duì)稱，增加時(shí)序控制的難度。 3.不等長(zhǎng)也會(huì)增加共模(common mode)信號(hào)的成分，影響信號(hào)完整性(signal integrity )。 28、pcb設(shè)計(jì)中需要注意哪些問(wèn)題？
答：PCB設(shè)計(jì)時(shí)所要注意的問(wèn)題隨著應(yīng)用產(chǎn)品的不同而不同。就象數(shù)字電路與仿真電路要注意的地方不盡相同那樣。以下僅概略的幾個(gè)要注意的原則。 1、PCB層疊的決定；包括電源層、地層、走線層的安排，各走線層的走線方向等。這些都會(huì)影響信號(hào)品質(zhì)，甚至電磁輻射問(wèn)題。 2、電源和地相關(guān)的走線與過(guò)孔(via)要盡量寬，盡量大。 3、不同特性電路的區(qū)域配置。良好的區(qū)域配置對(duì)走線的難易，甚至信號(hào)質(zhì)量都有相當(dāng)大的關(guān)系。 4、要配合生產(chǎn)工廠的制造工藝來(lái)設(shè)定DRC (Design Rule Check)及與測(cè)試相關(guān)的設(shè)計(jì)(如測(cè)試點(diǎn))。其它與電氣相關(guān)所要注意的問(wèn)題就與電路特性有絕對(duì)的關(guān)系，例如，即便都是數(shù)字電路，是否注意走線的特性阻抗就要視該電路的速度與走線長(zhǎng)短而定。 29、在高速PCB設(shè)計(jì)時(shí)為了防止反射就要考慮阻抗匹配，但由于PCB的加工工藝限制了阻抗的連續(xù)性而仿真又仿不到，在原理圖的設(shè)計(jì)時(shí)怎樣來(lái)考慮這個(gè)問(wèn)題？另外關(guān)于IBIS模型，不知在那里能提供比較準(zhǔn)確的IBIS模型庫(kù)。我們從網(wǎng)上下載的庫(kù)大多數(shù)都不太準(zhǔn)確，很影響仿真的參考性。 答：在設(shè)計(jì)高速PCB電路時(shí)，阻抗匹配是設(shè)計(jì)的要素之一。而阻抗值跟走線方式有絕對(duì)的關(guān)系， 例如是走在表面層(microstrip)或內(nèi)層(stripline/double stripline)，與參考層(電源層或地層)的距離，走線寬度，PCB材質(zhì)等均會(huì)影響走線的特性阻抗值。也就是說(shuō)要在布線后才能確定阻抗值。一般仿真軟件會(huì)因線路模型或所使用的數(shù)學(xué)算法的限制而無(wú)法考慮到一些阻抗不連續(xù)的布線情況，這時(shí)候在原理圖上只能預(yù)留一些terminators(端接)，如串聯(lián)電阻等，來(lái)緩和走線阻抗不連續(xù)的效應(yīng)。真正根本解決問(wèn)題的方法還是布線時(shí)盡量注意避免阻抗不連續(xù)的發(fā)生。 IBIS模型的準(zhǔn)確性直接影響到仿真的結(jié)果。基本上IBIS可看成是實(shí)際芯片I/O buffer等效電路的電氣特性資料，一般可由SPICE模型轉(zhuǎn)換而得 (亦可采用測(cè)量， 但限制較多)，而SPICE的資料與芯片制造有絕對(duì)的關(guān)系，所以同樣一個(gè)器件不同芯片廠商提供，其SPICE的資料是不同的，進(jìn)而轉(zhuǎn)換后的IBIS模型內(nèi)之資料也會(huì)隨之而異。也就是說(shuō)，如果用了A廠商的器件，只有他們有能力提供他們器件準(zhǔn)確模型資料，因?yàn)闆](méi)有其它人會(huì)比他們更清楚他們的器件是由何種工藝做出來(lái)的。如果廠商所提供的IBIS不準(zhǔn)確， 只能不斷要求該廠商改進(jìn)才是根本解決之道。 30、在高速PCB設(shè)計(jì)時(shí)我們使用的軟件都只不過(guò)是對(duì)設(shè)置好的EMC、EMI規(guī)則進(jìn)行檢查，而設(shè)計(jì)者應(yīng)該從那些方面去考慮EMC、EMI的規(guī)則呢怎樣設(shè)置規(guī)則呢。
答：一般EMI/EMC設(shè)計(jì)時(shí)需要同時(shí)考慮輻射(radiated)與傳導(dǎo)(conducted)兩個(gè)方面. 前者歸屬于頻率較高的部分(>30MHz)后者則是較低頻的部分(<30MHz). 所以不能只注意高頻而忽略低頻的部分. 一個(gè)好的EMI/EMC設(shè)計(jì)必須一開(kāi)始布局時(shí)就要考慮到器件的位置, PCB迭層的安排, 重要聯(lián)機(jī)的走法, 器件的選擇等, 如果這些沒(méi)有事前有較佳的安排, 事后解決則會(huì)事倍功半, 增加成本. 例如時(shí)鐘產(chǎn)生器的位置盡量不要靠近對(duì)外的連接器, 高速信號(hào)盡量走內(nèi)層并注意特性阻抗匹配與參考層的連續(xù)以減少反射, 器件所推的信號(hào)之斜率(slew rate)盡量小以減低高頻成分, 選擇去耦合(decoupling/bypass)電容時(shí)注意其頻率響應(yīng)是否符合需求以降低電源層噪聲. 另外, 注意高頻信號(hào)電流之回流路徑使其回路面積盡量小(也就是回路阻抗loop impedance盡量小)以減少輻射. 還可以用分割地層的方式以控制高頻噪聲的范圍. 最后, 適當(dāng)?shù)倪x擇PCB與外殼的接地點(diǎn)(chassis ground)。 31、在一個(gè)系統(tǒng)中，包含了dsp和pld，請(qǐng)問(wèn)布線時(shí)要注意哪些問(wèn)題呢？還可以用protel來(lái)布板嗎，是否有其他的好的工具呢？謝謝！ 答：看你的信號(hào)速率和布線長(zhǎng)度的比值。如果信號(hào)在傳輸線上的時(shí)延和信號(hào)變化沿時(shí)間可比的話，就要考慮信號(hào)完整性問(wèn)題。另外對(duì)于多個(gè)DSP，時(shí)鐘，數(shù)據(jù)信號(hào)走線拓普也會(huì)影響信號(hào)質(zhì)量和時(shí)序，需要關(guān)注。至于工具，除了PROTEL，還有很多布線工具，如MENTOR的WG2000,EN2000系列和powerpcb，Cadence的allegro，zuken的cadstar,cr5000等，各有所長(zhǎng)。 32、請(qǐng)解釋“信號(hào)回流路徑”，謝謝！ 答：信號(hào)回流路徑,即return current。高速數(shù)字信號(hào)在傳輸時(shí)，信號(hào)的流向是從驅(qū)動(dòng)器沿PCB傳輸線到負(fù)載，再由負(fù)載沿著地或電源通過(guò)最短路徑返回驅(qū)動(dòng)器端。這個(gè)在地或電源上的返回信號(hào)就稱信號(hào)回流路徑。Dr.Johson在他的書中解釋，高頻信號(hào)傳輸，實(shí)際上是對(duì)傳輸線與直流層之間包夾的介質(zhì)電容充電的過(guò)程。SI分析的就是這個(gè)圍場(chǎng)的電磁特性，以及他們之間的耦合。 33、能否詳細(xì)解釋一下走線的拓?fù)浼軜?gòu)？怎樣調(diào)整走線的拓?fù)浼軜?gòu)來(lái)提高信號(hào)的完整性。 另外還想問(wèn)一下，晶振的loop gain與phase規(guī)范指的是什么？怎樣通過(guò)安排迭層來(lái)減少EMI問(wèn)題？

答：Topology,有的也叫routing order.對(duì)于多端口連接的網(wǎng)絡(luò)的布線次序。這種網(wǎng)絡(luò)信號(hào)方向比較復(fù)雜，因?yàn)閷?duì)單向，雙向信號(hào)，不同電平種類信號(hào)，拓樸影響都不一樣，很難說(shuō)哪種拓樸對(duì)信號(hào)質(zhì)量有利。而且作前仿真時(shí)，采用何種拓樸對(duì)工程師要求很高，要求對(duì)電路原理，信號(hào)類型，甚至布線難度等都要了解。晶振的loop gain與phase，我對(duì)這也不了解，很抱歉。首先，EMI要從系統(tǒng)考慮，單憑PCB無(wú)法解決問(wèn)題。層疊對(duì)EMI來(lái)講，我認(rèn)為主要是提供信號(hào)最短回流路徑，減小耦合面積，抑制差模干擾。另外地層與電源層緊耦合，適當(dāng)比電源層外延，對(duì)抑制共模干擾有好處。 34、為什么前向串?dāng)_中容性串?dāng)_和感性串?dāng)_是相互抵消（競(jìng)爭(zhēng)）而后向串?dāng)_它們是疊加的呢？ 答：感性耦合有一個(gè)特點(diǎn)就是前向和后向的幅度相等，極性相反。這是由互感的特性決定的。而容性耦合，前向和后向極性是一致的。你可以找一本電路的書看一下。所以會(huì)出現(xiàn)你說(shuō)的情況。 35、請(qǐng)問(wèn)關(guān)于差分線的耦合方式中edge-coupled和broadside-coupled有什么區(qū)別？在高速布線中針對(duì)這兩種耦合方式應(yīng)該注意些什么？ 答：Edge-coupled 是指兩條差分線在同一層中的耦合，而broadside-coupled是指差分線在兩個(gè)相鄰層間耦合。主要應(yīng)注意阻抗的控制和布線空間，一般建議用edge-coupled 方式。 36、請(qǐng)問(wèn)有沒(méi)有比較系統(tǒng)的介紹高速設(shè)計(jì)理論方面書？我見(jiàn)到的都只是一些零碎的文章，您能幫我推薦幾本你認(rèn)為從理論到實(shí)踐都很有指導(dǎo)意義書籍嗎？ 您有沒(méi)有讀過(guò)由Stephen H.Hall等人編寫的《High-Speed Digital System Design》一書？你覺(jué)得如何？在哪里可以買到？
答：推薦幾本參考書給你：Howard W.Johnson《High-Speed Digital Design》;William J. Dally 《Digital Systems Engineering》;Charles A.Harper《High Performance PrintedCircuit Boards》等，當(dāng)然你提到的這本書是很有實(shí)用價(jià)值的。這種書一般國(guó)內(nèi)買不到，可以通過(guò)網(wǎng)上購(gòu)書。 37、電源層與GND層作為信號(hào)返回平面有何區(qū)別？以下兩種層疊方式是否一樣？ 方案1： Top GND signal 5V GND singal 3V Bottom 方案2： Top GND signal 5V 3V singal GND Bottom 答：電源層與地層作為回流，在這一點(diǎn)上，理論上二者作用是一樣的，但我沒(méi)有看到過(guò)與此相關(guān)的實(shí)驗(yàn)或數(shù)據(jù)，不過(guò)我們?cè)谧鲈O(shè)計(jì)時(shí)，高速信號(hào)還是盡量以地為回流的。如果這里的所有的GND是連在一起的話，兩種分層都可以，但我會(huì)選擇第一種方案，因?yàn)槠鋬蓚€(gè)電源是分隔開(kāi)的。 38、在高頻電路的多層板設(shè)計(jì)中電源層是使用整層好還是在電源層中走電源線之后再用地來(lái)填充的好？?jī)煞N方法的分布參數(shù)是怎樣的？ 答：電源使用整層比走電源線要好的多。 因?yàn)檎麑与娫雌矫姹茸唠娫淳€的方式其分布電感要小的多，分布電容要大，這些比走電源線更適合于高速/高頻的設(shè)計(jì)。 39、由于差分信號(hào)的回流路徑就是差分對(duì)的其中一根信號(hào)線，所以差分線跨平面分割就不存在回流路徑的問(wèn)題，是嗎？那么差分線需要避免跨分割具體有哪些原因是什么呢？ 答：但是如果有電源、地平面存在的話，差分線的回流還有一部分是通過(guò)電源、地平面的，我前面已經(jīng)講過(guò)這是因?yàn)橛须姶篷詈洗嬖?。所以跨分割?duì)于差分線也需要認(rèn)真考慮，在www.sigcon.com上有一篇文章講在有電源地平面情況下差分線的回流，以及跨分割，你可以去找一下。
40、按照有些說(shuō)法，即使是短線（當(dāng)然指相對(duì)信號(hào)上升沿的速率）也會(huì)有信號(hào)完整性問(wèn)題。如wire-wrap line，即使很短，由于線路電感比較大，也會(huì)使得信號(hào)失真。

1、能否詳細(xì)解釋一下。 2、我一直不明白wire-wrap和transmission line的區(qū)別和聯(lián)系，能否說(shuō)明一下。 謝謝！ 答：你好！1 你說(shuō)的沒(méi)錯(cuò)，即使走線很短，但是如果信號(hào)的上升/下降沿（rise/fall Time）很快的話，也會(huì)有信號(hào)完整性問(wèn)題。 一般判斷是否要考慮信號(hào)完整性問(wèn)題的標(biāo)準(zhǔn)是看:走線長(zhǎng)度是否大于l/6，其中L為信號(hào)在上升時(shí)間內(nèi)所傳輸?shù)木嚯x（Length Of Rising Edge）, L=Rise Time(ps)/Delay(ps/in.)。 2 我不太清楚你的問(wèn)題，我想可能是說(shuō)電纜和傳輸線的區(qū)別和聯(lián)系，電纜是傳輸線的一種，傳輸線的定義涵蓋很廣，一般來(lái)說(shuō)承載電信號(hào)傳輸?shù)膶?dǎo)體都是傳輸線。 41、請(qǐng)教專家，什么叫做容性串?dāng)_和感性串?dāng)_？分別產(chǎn)生的原理以及對(duì)信號(hào)產(chǎn)生的影響如何？我們?cè)谠O(shè)計(jì)高速PCB時(shí)又怎樣來(lái)減小這些串?dāng)_？應(yīng)該注意那些問(wèn)題？ 答：簡(jiǎn)單地講，由于導(dǎo)體之間的互容參數(shù)而引入的串?dāng)_為容性串?dāng)_而由導(dǎo)體之間的互感分量而引入的串?dāng)_稱為感性串?dāng)_。其計(jì)算公式如下：

容性串?dāng)_：

為了減少串?dāng)_可以采取很多措施，如拉大線間距，加匹配電阻，采用差分技術(shù)等等。 42、我想問(wèn)一下PCB板中的高速布線問(wèn)題，我以前一直都用PROTEL來(lái)進(jìn)行PCB板的設(shè)計(jì)，但是當(dāng)信號(hào)頻率升高時(shí)，就需要考慮很多因素，最近我看了一些關(guān)于貴公司的關(guān)于高速PCB布線的軟件的介紹，請(qǐng)問(wèn)你們公司的軟件較其它軟件的優(yōu)勢(shì)在哪里，有什么特點(diǎn)。 答：您好，Cadence的PCB產(chǎn)品包括三個(gè)級(jí)別：Studio、Designer、和Expert。Studio級(jí)產(chǎn)品主要面向小規(guī)模的PCB設(shè)計(jì)、Designer主要面向中小規(guī)模的PCB設(shè)計(jì)、Expert主要面向要求高性能、大規(guī)模的PCB設(shè)計(jì)。三個(gè)級(jí)別的產(chǎn)品可以根據(jù)客戶的需求進(jìn)行靈活配置。 以本人的應(yīng)用經(jīng)驗(yàn)來(lái)講，個(gè)人認(rèn)為Cadence軟件的前端到后端，分析設(shè)計(jì)之間的統(tǒng)一的綜合平臺(tái)是其最大的特點(diǎn)。也就是說(shuō)，分析和設(shè)計(jì)是在一個(gè)平臺(tái)上完成的，二者之間的交互非常友好，從事高速設(shè)計(jì)的話，這一點(diǎn)已越來(lái)越重要。Cadence軟件在高速設(shè)計(jì)方面有很多分析模塊：信號(hào)完整性分析模塊，電源完整性分析模塊Power Integrity（個(gè)人認(rèn)為很有特點(diǎn)）、EMC規(guī)則檢查模塊EMControl等，當(dāng)然這些模塊都是集成在統(tǒng)一的平臺(tái)上的。以上只是從高速分析設(shè)計(jì)的方面談了個(gè)人對(duì)Cadence軟件的看法，供您參考。 如果您想試用Cadence軟件的話，您可以聯(lián)系Cadence當(dāng)?shù)氐腟ales，申請(qǐng)一個(gè)臨時(shí)License進(jìn)行試用，這樣您就可以對(duì)Cadence軟件有更深入的了解。
43、板子上幾乎所有的重要信號(hào)線都設(shè)計(jì)成差分線對(duì),目的在增強(qiáng)信號(hào)抗干擾能力.那俺一直有很多困惑的地方: 1.是否差分信號(hào)只定義在仿真信號(hào)或數(shù)字信號(hào)或都有定義? 2.在實(shí)際的線路圖中差分線對(duì)上的網(wǎng)羅如濾波器,應(yīng)如何分析其頻率響應(yīng),是否還是與分析一般的二端口網(wǎng)羅的方法一樣? 3.差分線對(duì)上承載的差分信號(hào)如何轉(zhuǎn)換成一般的信號(hào)? 差分線對(duì)上的信號(hào)波形是怎樣的,相互之間的關(guān)系如何? 請(qǐng)指教. 答：差分信號(hào)只是使用兩根信號(hào)線傳輸一路信號(hào)，依靠信號(hào)間電壓差進(jìn)行判決的電路，既可以是模擬信號(hào)，也可以是數(shù)字信號(hào)。實(shí)際的信號(hào)都是模擬信號(hào)，數(shù)字信號(hào)只是模擬信號(hào)用門限電平量化后的取樣結(jié)果。因此差分信號(hào)對(duì)于數(shù)字和模擬信號(hào)都可以定義。2，差分信號(hào)的頻率響應(yīng)，這個(gè)問(wèn)題好。實(shí)際差分端口是一個(gè)四端口網(wǎng)絡(luò)，它存在差模和共模兩種分析方式。如下圖所示。在分析頻率相應(yīng)的時(shí)候，要分別添加同極性的共模掃頻源和互為反極性的差模掃頻源。而相應(yīng)端需要相應(yīng)設(shè)置共模電壓測(cè)試點(diǎn)Vcm＝（V1＋V2）/2, 和差模電壓測(cè)試點(diǎn)Vdm=V1-V2。網(wǎng)絡(luò)上有很多關(guān)于差分信號(hào)阻抗計(jì)算和原理的文章，可以詳細(xì)了解一下。

3，差分信號(hào)通常進(jìn)入差分驅(qū)動(dòng)電路，放大后得到差分信號(hào)。最簡(jiǎn)單的就是差分共射鏡像放大器電路了，這個(gè)在一般的模擬電路教材都有介紹。下圖是某差分放大器件的spice電路圖和輸出信號(hào)波形，一般需要他們完全反相，有足夠的電壓差大于差模電壓門限。當(dāng)然信號(hào)不可避免有共模成分，所以差分放大器一個(gè)很重要的指標(biāo)就是共模抑制比Kcmr=Adm/Acm。

44、小弟最近正想搞個(gè)0--150M,增益不小于80 DB的寬帶放大器,!請(qǐng)問(wèn)在EMC方面應(yīng)該注意什么問(wèn)題呢?謝謝！ 答：寬帶放大器設(shè)計(jì)時(shí)特別要注意低噪聲問(wèn)題，比如要電源供給必須足夠穩(wěn)定等。具體如下：1. 注意輸入和數(shù)出的阻抗匹配問(wèn)題，比如共基輸入射隨輸出等； 2. 各級(jí)的退耦問(wèn)題，包括高頻和低頻紋波等； 3. 深度負(fù)反饋，以及防止自激振蕩和環(huán)回自激等； 4. 帶通濾波氣的設(shè)計(jì)問(wèn)題 ； 45、請(qǐng)問(wèn)ansoft的工具對(duì)1GHz以上的數(shù)模變化電路能仿真嗎？能詳細(xì)說(shuō)說(shuō)可以仿真哪些方面的問(wèn)題。
答：高速AD設(shè)計(jì)的確是比較困難的問(wèn)題，為了獲得更好的有效位數(shù)，需要考察的信號(hào)往往毫伏甚至微伏級(jí)，而數(shù)字信號(hào)噪聲干擾，模擬信號(hào)受干擾情況，電源地的劃分等問(wèn)題混合在一起。我們?cè)趯?shí)際的工程設(shè)計(jì)中，把它門劃分為以下幾個(gè)方面的問(wèn)題，一步步仿真分析，加以解決，并取得不錯(cuò)的效果: 1，PCB的平面層的諧振模式分析：考查PCB上平面層對(duì)不同頻率的波的諧振狀況，從而找到最佳的布局位置和布線路徑。 2，電源，地分割的隔離度分析：分割開(kāi)的平面層需要達(dá)到一定的隔離度，才能有效抑制噪聲干擾。 3，電源阻抗分析：電源的阻抗達(dá)到一定的一定的目標(biāo)，可以有效降低平面噪聲。 4，去耦策略：電容可以改變平面的諧振特性，改善平面的隔離度，有效降低電源阻抗；通過(guò)what－if分析，模擬添加電容的容值和位置對(duì)信號(hào)的影響。 5，模擬信號(hào)的通道特性：模擬信號(hào)不同于數(shù)字信號(hào)，有效頻帶內(nèi)具有連續(xù)譜，要保證模擬信號(hào)無(wú)畸變的傳播，需要考察連續(xù)頻域的通道特性。 6，數(shù)字信號(hào)同步開(kāi)關(guān)噪聲分析：由于快速開(kāi)關(guān)的數(shù)字門電路，會(huì)在數(shù)字電源平面耦合噪聲，并累積，這個(gè)就是同步開(kāi)關(guān)噪聲，ansoft工具可以考察任意多端口的數(shù)字信號(hào)對(duì)電源的噪聲影響。 7，電壓源掃頻分析：考察在電源上獨(dú)立掃頻電壓源或者信號(hào)端的受控掃頻電壓源的噪聲電壓分布情況。 46、我們現(xiàn)在測(cè)量PCB電磁輻射很麻煩，采用的是頻譜儀加自制的近場(chǎng)探頭，先不說(shuō)精度的問(wèn)題，光是遇到大電壓的點(diǎn)都很頭疼，生怕頻譜儀受損。不知能否通過(guò)仿真的方法解決！ 答：首先，EMI的測(cè)試包括近場(chǎng)探頭和遠(yuǎn)場(chǎng)的輻射測(cè)試，任何仿真工具都不可能替代實(shí)際的測(cè)試；其次，Ansoft的PCB單板噪聲和輻射仿真工具SIwave和任意三維結(jié)構(gòu)的高頻結(jié)構(gòu)仿真器HFSS分別可以仿真單板和系統(tǒng)的近場(chǎng)和遠(yuǎn)場(chǎng)輻射，以及在有限屏蔽環(huán)境下的EMI輻射。 仿真的有效性，取決于你對(duì)自己設(shè)計(jì)的EMI問(wèn)題的考慮以及相應(yīng)的軟件設(shè)置。例如：?jiǎn)伟迳喜钅＿€是共模輻射，電流源還是電壓源輻射等等。就我們的一些實(shí)踐和經(jīng)驗(yàn)，絕大多數(shù)的EMI問(wèn)題都可以通過(guò)仿真分析解決，而且與實(shí)際測(cè)試比較，效果非常好。 47、我們板上頻率最高的時(shí)鐘線是主芯片到SDRAM的只有133MHz，其余大部分的頻率都是KHz級(jí)別的。我們主要用Hyperlynx做的SI/PI設(shè)計(jì)，操作比較簡(jiǎn)單，但是現(xiàn)在整板的EMC依舊超標(biāo)，影響畫面質(zhì)量。希望聽(tīng)聽(tīng)EMC專家的意見(jiàn)。另外，你們的工具和Mentor PADS有接口嗎？ 答：Ansoft的工具可以仿真從直流到幾十GHz以上頻率的信號(hào)，只是相對(duì)其他工具而言，1GHz以上的有損傳輸線模型更加精確。據(jù)我所知，HyperLynx主要是做SI和crosstalk的仿真，以及一點(diǎn)單根信號(hào)線的EMI輻射分析，目前還沒(méi)有PI分析的功能。影響單板的EMC的原因很多，解決信號(hào)完整性和串?dāng)_只是解決EMC的其中一方面，電源平面的噪聲，去耦策略，屏蔽方式，電流分布路徑等都會(huì)影響到EMC指標(biāo)。這些都可以再ansoft的SIwave工具中，通過(guò)仿真進(jìn)行考察。補(bǔ)充說(shuō)明，ansoft的工具與Mentor PADS有接口。
48、在一些資料上看到過(guò)PCB/package/chip協(xié)同設(shè)計(jì)的說(shuō)法，能否解釋一下什么是協(xié)同設(shè)計(jì)。我認(rèn)為，如果“協(xié)同設(shè)計(jì)”只意味這單純的界面集成的話意義不大，因?yàn)榧幢闶褂貌煌?font face=Verdana>廠家的電路或電磁場(chǎng)軟件也可以通過(guò)Touch stone格式的S參數(shù)實(shí)現(xiàn)互聯(lián)。不知Ansoft在這方面有甚么高見(jiàn)？ 答：在現(xiàn)代的高速PCB設(shè)計(jì)中，一個(gè)典型的端到端高速通道可能包含IC、封裝、連接器、板上走線、過(guò)孔等結(jié)構(gòu)，完整的SI分析需要將這些元件的電特性都考慮在內(nèi)，因此“協(xié)同設(shè)計(jì)”是不可避免的趨勢(shì)。這些器件中除了部分要進(jìn)行3D電磁場(chǎng)仿真外還有一些器件的模型可能已經(jīng)以SPICE或IBIS模型的形式由廠商提供了，因此仿真不可避免的既包含了電磁場(chǎng)仿真又包含了電路仿真。 傳統(tǒng)的通過(guò)電磁場(chǎng)仿真軟件輸出元件的touchstone 模型到電路軟件的方式并不能實(shí)現(xiàn)真正意義上的“協(xié)同設(shè)計(jì)”，而只能作為一種單向的通過(guò)仿真驗(yàn)證結(jié)構(gòu)有效性的手段，因?yàn)楫?dāng)高速通道元件以S參數(shù)的形式導(dǎo)出到電路中去的時(shí)候，所有與結(jié)構(gòu)相關(guān)的信息都丟失了，也就是說(shuō)電路中的仿真無(wú)法直接指導(dǎo)元件的結(jié)構(gòu)設(shè)計(jì)。 Ansoft在“協(xié)同設(shè)計(jì)”方面有效的彌補(bǔ)傳統(tǒng)方式的不足：采用”電磁場(chǎng)仿真＋電路分析＋數(shù)據(jù)鏈接”的模式。這里的“數(shù)據(jù)鏈接”并不是簡(jiǎn)單的界面集成，而是利用“按需求解”技術(shù)在進(jìn)行電路仿真時(shí)調(diào)用不同的求解器完成整個(gè)高速通道的仿真。通過(guò)數(shù)據(jù)鏈接，所有元件的結(jié)構(gòu)信息也可以參數(shù)的形式帶入電路仿真，以便于直接基于電路仿真進(jìn)行整個(gè)通道的優(yōu)化。簡(jiǎn)單的一句話概括這種設(shè)計(jì)流程的優(yōu)點(diǎn)就是：兼具電路仿真的速度和三維電磁場(chǎng)仿真的精度。 關(guān)于這方面的參考資料有“基于電磁技術(shù)的高速互聯(lián)設(shè)計(jì)”、 “Gigabit Backplane Signal Integrity Design Kit:Xilinx Virtex-II Pro X Virtual Evaluation Board”、 “Ansoft協(xié)同設(shè)計(jì)方法”。這些資料都可以聯(lián)系A(chǔ)nsoft公司北京辦事處得到郵寄的彩頁(yè)或復(fù)印件。 49、請(qǐng)問(wèn)SIwave進(jìn)行板極fanout引起的寄生參數(shù)，是否采用了三維場(chǎng)提取算法 ？目前精度多少？
答：SIwave的平面層和信號(hào)傳輸線的提取，使用的是二維有限元提取算法，對(duì)過(guò)孔提取使用三維準(zhǔn)靜態(tài)法，所以有時(shí)我們也說(shuō)SIwave使用的是2.5維場(chǎng)提取算法。Ansoft的高頻結(jié)構(gòu)分析軟件HFSS使用的是基于結(jié)構(gòu)的三維場(chǎng)提取算法。使用二維有限元算法的一個(gè)重要依據(jù)是假設(shè)板材厚度遠(yuǎn)小于電磁波波長(zhǎng)，在沿厚度Z軸方向的電場(chǎng)為等勢(shì)。即之所以這樣做，是在確保一定精度條件下，簡(jiǎn)化計(jì)算量和計(jì)算時(shí)間。如果要考察SIwave的精度，需要看你仿真信號(hào)的頻率，看它的波長(zhǎng)與層疊厚度是否可比。100um層疊厚度對(duì)應(yīng)信號(hào)頻率大約 150 GHz。只要在這個(gè)頻率以內(nèi)，SIwave的仿真精度和HFSS是幾乎一樣的。 50、假設(shè)一多層板中有 地、信號(hào)、信號(hào)、地四層依次排列，各層銅箔厚度以及層間材質(zhì)和材質(zhì)厚度以及兩信號(hào)層信號(hào)頻率、走線狀態(tài)等已知。如何定量化，來(lái)計(jì)算兩信號(hào)層之間信號(hào)的耦合、干擾程度？ 答：這種情況你完全可以用仿真軟件來(lái)做仿真，將芯片模型賦給芯片，然后將這個(gè)信號(hào)提取出來(lái)，加上激勵(lì)就可以看到波形。當(dāng)然也有公式來(lái)計(jì)算，但你要做很多假設(shè)，并且精度很差，如果你只是評(píng)估一個(gè)量級(jí)的話，倒可以應(yīng)用。首先你要計(jì)算出兩個(gè)信號(hào)走線之間的互感和互容（公式可以到電路理論書里去查），然后用dv＝l*di/dt和di=c*dv/dt來(lái)計(jì)算出耦合噪聲的幅度。