版圖如何影響模擬電路性能

版圖將會(huì)對模擬電路性能產(chǎn)生巨大的影響，針對matching要求很低，nmos的body-effect不可小視，current matching即使差到20%~40%，matching最后造成了接近50%的偏差，也就是差不多到了1:600。

當(dāng)電流的matching不那么重要的時(shí)候，為了節(jié)省電流和面積，可以使用作者君采用的暴力巨大的ratio值。

然后還學(xué)了一招，針對matching要求很低的情況，為了節(jié)省面積：

可以采用上圖所示的方法。當(dāng)然了，左邊上面那個(gè)nmos的body-effect不可小視，大家根據(jù)自己的實(shí)際情況掂量著用吧！

本人的design存在嚴(yán)重缺陷，因而才導(dǎo)致了下面將會(huì)談到的這個(gè)問題，正常情況下的current ratio，大概會(huì)盡量保持在十以內(nèi)。如果出現(xiàn)這樣的情況：

基于一般的經(jīng)典common-centriod的layout結(jié)構(gòu)：

而不是下面作者所采取的做法。

作者當(dāng)時(shí)并不很擔(dān)心自己的current matching，因?yàn)橛X得即使差到20%~40%（1:400變成了1:240到1:560），都是可以忍受的。結(jié)果后仿的結(jié)果顯示，matching最后造成了接近50%的偏差，也就是差不多到了1:600.

下面是一個(gè)comparator的pre-amplifier。

因?yàn)樽髡咭郧岸际亲鰈ow power的電路，很少遇到需要燒電燒到幾百uA的情況。

所以上面那個(gè)200uA的pre-amplifier，讓作者郁悶了一下下。

M59和M63的W/L ratio是1:400。

一開始做layout的時(shí)候，我們layouter問我，這個(gè)M59擺在哪里？

我當(dāng)時(shí)沒有過腦子的就脫口而出：“隨便擺！”

話確實(shí)說得氣壯山河，可結(jié)果卻是有些難過……

之后我拿著coupleC和decoupledC去跑后仿。之前跳得好好的，Von和Vop的DC op應(yīng)該是500mV。結(jié)果我跑了個(gè)DC，發(fā)現(xiàn)變成了200多mV……結(jié)果可想而知，下半部分全部出了saturation region……

我開始以為是提取寄生參數(shù)的時(shí)候出了問題，所以就跑過去找layouter。layouter說不可能?。∽詈鬀]有辦法，我就去對比前仿和后仿的netlist。

然后下面是后仿netlist里M59和M63的BSIM參數(shù)。

大家可以看出來，比如這個(gè)叫“AS”的參數(shù)，差別已經(jīng)快一倍了。

后來我仔細(xì)琢磨了下，會(huì)不會(huì)是layout的問題呢？

然后我就去找layouter看這兩個(gè)管子到底怎么擺的。

因?yàn)槲耶?dāng)時(shí)隨口說M59這個(gè)diode隨便放，所以layouter就把M59跟M63沒有放在一起。所以這個(gè)所謂的current mirror就完全沒有了matching可言。

有些layout影響，如STI，WPE（Well Proximity Effect：During ion implantation， kinetic ions scatter back out of PR and become embedded in the Si near PR edge， causing VTH shift. 。The affected distance is ~ 1um. ? Small angle II helps， but never avoids WPE.）之類的，就紛紛冒出來了。

發(fā)現(xiàn)了這個(gè)問題之后，我就讓layouter把M59插到M63里面。M63不是有400 （multiplier=400）個(gè)嗎？我就把M63的m改成了399，其中中間一個(gè)留給了M59（下面的netlist里面M59變成了M159）