晶振 PCB設(shè)計(jì)
印制電路板（PCB）是電子產(chǎn)品中電路元件和器件的支撐件．它提供電路元件和器件之間的電氣連接。隨著電于技術(shù)的飛速發(fā)展，PCB的密度越來越高。PCB設(shè)計(jì)的好壞對抗干擾能力影響很大．因此，在進(jìn)行PCB設(shè)計(jì)時(shí)．必須遵守PCB設(shè)計(jì)的一般原則，并應(yīng)符合抗干擾設(shè)計(jì)的要求。首先，要考慮PCB尺寸大小。PCB尺寸過大時(shí)，印制線條長，阻抗增加，抗噪聲能力下降，成本也增加；過小，則散熱不好，且鄰近線條易受干擾。在確定PCB尺寸后．再確定特殊元件的位置。最后，根據(jù)電路的功能單元，對電路的全部元器件進(jìn)行布局。
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時(shí)鐘源通常是系統(tǒng)中最嚴(yán)重的EMI輻射源，如果接長線，其結(jié)果是長線就成了天線，這在很多應(yīng)用中是不準(zhǔn)許的，所有時(shí)鐘源都必須盡量靠近相關(guān)器件，必要時(shí)用多個(gè)時(shí)鐘源，不得以下可以采用多層PCB將時(shí)鐘連線屏蔽（但這種方法只有在不得以下為之，而且成本未必低于多時(shí)鐘（多層PCB的價(jià)格明顯高于雙面板），要過某些強(qiáng)制標(biāo)準(zhǔn)的產(chǎn)品盡量不要這么干）。有源晶振的輸出一般是標(biāo)準(zhǔn)TTL規(guī)格，至于能驅(qū)動(dòng)多少芯片要看這些芯片的特性。
晶振和芯片的距離一般要盡量靠近，一般指的是無源晶振，那么有源的晶振布線有什么要求嗎？有源晶振能驅(qū)動(dòng)多少個(gè)芯片呢？
有源晶振也不能輸出接長線
時(shí)鐘源通常是系統(tǒng)中最嚴(yán)重的EMI輻射源，如果接長線，其結(jié)果是長線就成了天線，這在很多應(yīng)用中是不準(zhǔn)許的，所有時(shí)鐘源都必須盡量靠近相關(guān)器件，必要時(shí)用多個(gè)時(shí)鐘源，不得以下可以采用多層PCB將時(shí)鐘連線屏蔽。有源晶振的輸出一般是標(biāo)準(zhǔn)TTL規(guī)格，至于能驅(qū)動(dòng)多少芯片要看這些芯片的特性。
時(shí)鐘布哪一層？
夾心層，其上下都是覆地
但這種方法只有在不得以下為之，而且成本未必低于多時(shí)鐘（多層PCB的價(jià)格明顯高于雙面板），要過某些強(qiáng)制標(biāo)準(zhǔn)的產(chǎn)品盡量不要這么干。
1. Crystal下不可走線，電路儘量靠近c(diǎn)hip端。
2. trace儘量短，與其他信號(hào)需20mil間距，最好使用ground trace與其他信號(hào)隔離。
3.Crystal底下儘量不要走線。 如果實(shí)在要走線的話， 不能走線進(jìn)Crystal pin腳周圍50mil之內(nèi)。 尤其避免高速訊號(hào)。
晶振信號(hào)線盡可能短，需要包地（因?yàn)橛性肼暎举|(zhì)就是怕它影響到別人，或者怕別人影響到他）。盡可能不穿孔，以為一個(gè)過孔會(huì)有0.5pF的寄生電容，另外，走線粗細(xì)要一致
晶振的選擇和PCB布局（一）
晶體的選擇和PCB板布局會(huì)對VCXO、CLK發(fā)生器的性能參數(shù)產(chǎn)生一定的影響。選擇晶體時(shí)，除了頻率、封裝、精度和工作溫度范圍，在VCXO應(yīng)用中還應(yīng)注意等效串聯(lián)電阻和負(fù)載電容。串聯(lián)電阻導(dǎo)致晶體的功耗增大。阻值越低，振蕩器越容易起振。
負(fù)載電容是晶體的一個(gè)重要參數(shù)，首先，它決定了晶體的諧振頻率。一般晶體的標(biāo)稱頻率指的是其并聯(lián)指定負(fù)載電容后的諧振頻率。應(yīng)當(dāng)指出，此處的標(biāo)稱頻率是當(dāng)CL等于指定負(fù)載電容時(shí)利用公式（1）計(jì)算出的值，但不是利用計(jì)算出的值。
因此，VCXO的調(diào)諧范圍與CL的值緊密相關(guān)。當(dāng)負(fù)載電容值較小時(shí)，VCXO的調(diào)諧范圍限制在上端；同樣，電容值較大時(shí)，調(diào)諧范圍將限制在下端。負(fù)載電容的適當(dāng)取值取決于VCXO的特性。例如，MAX9485設(shè)計(jì)中，為了均衡調(diào)諧范圍、調(diào)諧曲線中點(diǎn)、同時(shí)簡化電路板設(shè)計(jì)，我們選擇Ecliptek （ECX-5527-27）具有14pf負(fù)載電容的27MHz晶體。
使用這樣的晶體時(shí)，MAX9485具有±200ppm的牽引范圍。應(yīng)該指出，封裝會(huì)導(dǎo)致晶體牽引范圍的差異。一般金屬殼封裝比表貼器件（SMD）的牽引范圍更大。但是最近DAISHINKU公司生產(chǎn)的一款新SMD晶體可達(dá)到與金屬殼晶體近似的牽引范圍。我們測試了這款SMD晶體（DSX530GA），發(fā)現(xiàn)外接兩個(gè)4pf的并聯(lián)電容時(shí)可以實(shí)現(xiàn)±200ppm頻率牽引范圍。
晶振的選擇和PCB布局（二）
為了限制VCXO的調(diào)諧范圍，可通過改變外部并聯(lián)電容設(shè)置向上的調(diào)節(jié)范圍。并聯(lián)電容取值范圍為4 - 7pf，取決于電路板寄生電容。另一方面，向下的調(diào)節(jié)范圍取決于內(nèi)部變?nèi)?a target="_blank">二極管值，不能由外部改變。為了降低寄生電容對向上頻率調(diào)節(jié)范圍的影響，在電路板布局中應(yīng)盡可能的減少晶體引腳對地的寄生電容，保證引腳與地層和電源層之間的清潔。
1. X1 和X2 晶體引腳均為高阻引腳，必須小心處理。需確保晶體與X1，X2 引腳之間的連線距離最短，必須小于5mm。
2. 確保VDD引腳具有良好的退藕性。（VDD與地之間連接一個(gè)0.1uF電容）
3. 即使信號(hào)位于板內(nèi)層，也不能允許信號(hào)線靠近X1 和X2 引腳。在晶體引腳周圍使用接地保護(hù)環(huán)。在內(nèi)部或板反面使用接地保護(hù)敷銅。目前有很多表面封裝晶體可用。應(yīng)當(dāng)注意：通過圖中示意的孔將保護(hù)環(huán)與地相連。
1. Crystal下不可走線，電路儘量靠近c(diǎn)hip端，并且與其輸出時(shí)鐘相關(guān)的時(shí)鐘線走線等長，等阻抗。
2. trace儘量短，與其他信號(hào)需20mil間距，最好使用ground trace與其他信號(hào)隔離。
3.Crystal底下儘量不要走線。 如果實(shí)在要走線的話， 不能走線進(jìn)Crystal pin腳周圍50mil之內(nèi)。 尤其避免高速訊號(hào)。
系統(tǒng)中最復(fù)雜的部分是時(shí)鐘，100M頻率對時(shí)鐘來說是200M。
FPGA的時(shí)鐘輸入要使用全局時(shí)鐘引腳。高熱下時(shí)鐘漂移，要加鎖相環(huán)同步電路。FPGA全部用同步設(shè)計(jì)，不直接用組合邏輯。
晶振參考最小化設(shè)計(jì)，電源部分需要加磁珠和小電容去耦，輸出加始端匹配（頻率不高就不用加匹配，遠(yuǎn)端有時(shí)也要加匹配，防反射，PCI除外），晶振下面鋪數(shù)字地，多打孔，孔挨著pin。
時(shí)鐘走線要看你采用什么分配方案。是公共時(shí)鐘同步還是源時(shí)鐘同步，要不要加時(shí)鐘分配器件，加幾級(jí)驅(qū)動(dòng)。
實(shí)際走線長短根據(jù)分配方案和拓?fù)浣Y(jié)構(gòu)具體計(jì)算（盡量偏短），時(shí)鐘分配器件下要鋪銅，未用引腳用1K電阻下拉到地。多級(jí)驅(qū)動(dòng)要加PLL補(bǔ)償（補(bǔ)償值需要計(jì)算）。
國產(chǎn)133M及以上晶振不可靠，可以從33M倍頻產(chǎn)生133M，這樣好選材。要么選日本貨等。
時(shí)鐘輸出最好不分叉，實(shí)在不行最多分兩路（特指低速，高速必須點(diǎn)對點(diǎn)），其他情況必須加時(shí)鐘驅(qū)動(dòng)。時(shí)鐘驅(qū)動(dòng)最多帶2個(gè)負(fù)載，分叉后相位可能跑偏。
在布局上，時(shí)鐘電路周圍走低速低壓信號(hào)電路，遠(yuǎn)離電源，約束在同層走線，保證阻抗連續(xù)，盡量走在少受干擾的內(nèi)層，晶振不要靠近板邊。走等長線的部分周圍要留出足夠的空間（注意3W規(guī)則，100M以上時(shí)鐘線必須拉圓弧線）。點(diǎn)對點(diǎn)、菊花鏈結(jié)構(gòu)最常用。晶振下最好不走線，尤其是高速信號(hào)線。注意大電容焊盤的特殊處理，要求保證大電流供電能力。
總之，時(shí)鐘是關(guān)鍵信號(hào)線，所有安排一律從優(yōu)，要特殊照顧。
1.有正弦波輸出的貼片晶振，輸出負(fù)載為10k;如果10k的負(fù)載能力不夠，必須加緩沖電路，使PLL的參考與單片機(jī)的時(shí)鐘相隔離;
2.晶振輸出到PLL的信號(hào)線不能長，再加上TTL電平，輻射太厲害了;
3.晶振PCB表面鋪地，周圍通過過孔與底層大面積地相連;
4.晶振輸出接帶通濾波器，PLL輸出接帶通濾波器;
5.對兩個(gè)PLL分別進(jìn)行屏蔽;晶振輸出接兩個(gè)PLL，很難把信號(hào)線走短，最好是用同軸線從底層連接。
6.主要是做好屏蔽，尤其是接收電路部分，不光要屏蔽，還要考慮接地；
a）緩沖電路是指在你的晶振負(fù)載能力很弱的情況下使用，提高驅(qū)動(dòng)能力，還起到隔離的效果，由于你現(xiàn)在使用TTL輸出電平的晶振，驅(qū)動(dòng)能力強(qiáng)，而且能改善PLL的帶內(nèi)噪聲，所以可以不加緩沖放大器，主要是要解決輻射干擾問題;如果有板子上地方，也可以加一個(gè)簡單的晶體管限幅放大器，會(huì)有點(diǎn)好處。
b）一般超短波頻段和微波頻段，射頻前端均是收發(fā)開關(guān)或雙工器-濾波器-LNA-濾波器-混頻模式;短波一般是收發(fā)開關(guān)-濾波器-混頻模式。
c）晶振輸出，我做過實(shí)驗(yàn)，采用普通的陶瓷濾波器進(jìn)行濾波，效果是有改善，不過還是不是很理想。 所以我才采用電容強(qiáng)拉波形.