摘要：本文綜述了銅工藝即將面臨的各種變化，包括擴散阻障層（barrier）、電鍍添加劑、覆蓋層以及與多孔超低k電介質(zhì)之間的整合等?！?/P>
隨著半導(dǎo)體向45nm工藝的深入發(fā)展，銅工藝技術(shù)不可避免地要發(fā)生一些變化。TaN擴散阻障層物理氣相沉積（PVD）技術(shù)可能將被原子層沉積（atomic layer deposition，ALD）技術(shù)所取代，之后可能還會引進釕阻障層技術(shù)。釕阻障層技術(shù)不再需要電鍍種子層，但是其發(fā)展?fàn)顩r將取決于研究結(jié)果的進展程度?！ ?/P>
電鍍槽中的有機“添加劑”也可能會有所變化，因為有些添加劑最終會被包埋在銅中。盡管有機添加劑的使用可以使沉積得到的銅填充沒有任何縫隙，同時在密集區(qū)不會產(chǎn)生沉積過度的情況，因此不會給CMP帶來額外負(fù)擔(dān)，從而減小了CMP難度，但是包埋在銅里的雜質(zhì)會提高電阻系數(shù)，并且使銅在退火時不太容易形成大金屬顆粒。
銅工藝也有電致遷移這個嚴(yán)重的可靠性問題，它通常發(fā)生在銅導(dǎo)線頂部與電介質(zhì)相接的交界處?？赡艿慕鉀Q辦法是在銅表面選擇性地沉積上一層鈷鎢磷化物（cobalt tungsten phosphide，CoWP）或鈷鎢硼化物（cobalt tungsten boride，CoWB），最終取代Si(C)N覆蓋層，使銅原子遷移受到限制。
金屬顆粒邊界、缺陷和表面造成的電子散射問題也會逐漸突顯出來，因為導(dǎo)線尺寸很小時電子散射效應(yīng)會使電阻升高。解決辦法包括增大金屬顆粒、減少缺陷數(shù)量和增加金屬表面光滑度等?！ ?/P>
當(dāng)然，我們還需要將銅和多孔超低k介電材料整合在一起，該需求會進一步增加銅工藝的復(fù)雜度。其中一個問題是這些多孔材料需要一些孔洞密封工藝，人們對其與沉積在上面的擴散阻障礙層之間的相互作用感到擔(dān)心，不知道兩者之間是否能夠相互兼容。
銅工藝基礎(chǔ)
自1990年代中期IBM、Intel、AMD和其他IC制造商決定用銅制工藝取代鋁工藝以來，銅工藝的主要優(yōu)點基本保持不變。銅電阻較小，具有更好的導(dǎo)電性，這意味著內(nèi)連接導(dǎo)線在具有同等甚至更強電流承載能力的同時可以做得更小、更密集。此外，還可以將銅導(dǎo)線做得更薄，從而減小相鄰導(dǎo)線之間的互相干擾。低電阻還意味著可以提高芯片速度，因為RC時間延遲中的R因子變小了。當(dāng)然，減小RC延遲的C因子也可以提高速度，這就是為什么我們對低k電介質(zhì)感興趣的原因。
VLSI Research Inc.總裁Dan Hutcheson認(rèn)為，盡管由于早期銅工藝遇到的可靠性等問題給一些人造成了“銅工藝是非常棘手的工藝”的成見，但是現(xiàn)在世界上幾乎每個生產(chǎn)130 nm邏輯器件的公司都在使用銅工藝。人們對銅工藝的了解已經(jīng)非常透徹，而且良品率也很高，有些情況下甚至比相應(yīng)的鋁工藝還要高。另一方面，當(dāng)半導(dǎo)體公司向65nm和45nm工藝邁進時，銅制造工藝在某些方面顯然需要進一步改善，包括擴散阻障層沉積方式、覆蓋層類型等。雖然超低k電介質(zhì)的使用被推遲了，但是人們估計那時也將開始使用超低k材料。這意味著將會出現(xiàn)許多新材料。令人擔(dān)心的是，也許到時候會出現(xiàn)一些未能預(yù)見的可靠性問題，這些問題通常發(fā)生在性質(zhì)不相似的材料界面?！ ?/P>
值得一提的是，鋁制程尚未走到盡頭。相反，它仍然是許多器件所采用的材料。其中最突出的是DRAM，它只有很少幾層內(nèi)連接導(dǎo)線，運行速度也比邏輯器件慢。根據(jù)Hynix Semiconductor公司Hyunchul Sohn的資料顯示，DRAM制造商還會繼續(xù)在鋁制程上取得一些先進技術(shù)，包括鋁ALD和CVD技術(shù)。Sohn說，盡管總有一天銅制程的制造成本會比鋁還便宜，但是看起來短時間內(nèi)還不太可能出現(xiàn)這種情況。
銅工藝與鋁工藝完全不同。鋁工藝通常是首先將鋁沉積成金屬薄膜，蝕刻后再沉積上絕緣的電介質(zhì)（其中涉及金屬導(dǎo)線之間高縱寬比間隙的填充）；而銅工藝是采用嵌入式工藝（damascene processing）得到圖形化的導(dǎo)線的。該工藝得名于源自Damascus古老的金屬鑲嵌技術(shù)。上下層銅導(dǎo)線之間通過微通孔（via）互相連接。為了得到這些微通孔，還需要另外一層光刻和蝕刻步驟，因此又稱為雙嵌入式工藝（dual-damascene）?！ ?/P>
雙嵌入式工藝中，首先要沉積一層電介質(zhì)，然后通過兩道光刻和蝕刻（可能還需要硬掩膜工藝）在電介質(zhì)中蝕刻出微通孔和導(dǎo)線溝道結(jié)構(gòu)。由于銅的擴散速度很快，很容易在電介質(zhì)內(nèi)部移動使器件“中毒”，因此緊接著要沉積一層擴散阻障層；然后沉積上一層銅電鍍種子層，種子層是銅電鍍沉積反應(yīng)（通常又稱為“銅填充”）的必要條件。接著進行退火和平坦化處理。對銅進行平坦化處理和清洗后，再沉積上一層Si3N4或SiC介電材料層。至此，該工藝周期結(jié)束，然后開始重復(fù)下一個工藝周期。 其中，Si3N4或SiC起到后續(xù)微通孔（via）蝕刻硬掩膜層的作用。當(dāng)微通孔與下層金屬導(dǎo)線未能很好對齊時，硬掩膜層可以防止蝕刻到下層金屬導(dǎo)線的側(cè)邊?！?b>
銅導(dǎo)線的有效橫截面積
當(dāng)半導(dǎo)體向65 nm和45 nm及以下工藝發(fā)展時，銅工藝的主要問題是如何保證銅導(dǎo)線的電流承載能力不會變差。根據(jù)國際半導(dǎo)體技術(shù)藍圖（International Technology Roadmap for Semiconductor，ITRS）的定義，導(dǎo)體有效電阻率的“幻數(shù)（magic number）”為2.2uΩ-cm。隨著導(dǎo)線線寬的不斷微縮，實現(xiàn)該標(biāo)準(zhǔn)的難度開始逐漸增加。原因有兩個：首先，當(dāng)導(dǎo)線尺寸接近銅的電子自由程（39.3 nm）時，電子散射問題開始突出。ITRS指出，“導(dǎo)線和微通孔側(cè)壁粗糙度、多孔低k電介質(zhì)與側(cè)壁間界面結(jié)構(gòu)、擴散阻障層粗糙度和銅表面粗糙度都會給銅導(dǎo)線的電子散射效應(yīng)造成負(fù)面影響，使電阻率增大。這些因素最終會迫使人們采用其它內(nèi)連接方法，例如RF或光波波導(dǎo)來取代銅工藝，但那是幾年以后的事情?，F(xiàn)在，研究的重點是如何得到大金屬顆粒和使表面盡可能光滑?！ ?/P>
還有一個令人擔(dān)心而且迫在眉睫的問題是當(dāng)導(dǎo)線進一步微縮時通過PVD工藝沉積的銅擴散阻障層不能進一步變薄。Applied Materials公司Maydan技術(shù)中心總經(jīng)理John T.C. Lee指出，“相對于銅導(dǎo)線，阻障層橫截面積占整個導(dǎo)線橫截面積的比例變得越來越大。但是，實際上只有銅才是真正的電流導(dǎo)體?！崩?，65nm工藝時，銅導(dǎo)線的寬度和高度分別為~900Ａ和1500Ａ，兩惻則分別為100Ａ。這意味著橫截面為13500 nm2的導(dǎo)線中實際上只有8400 nm2可用于導(dǎo)電?！八鼑?yán)重影響了導(dǎo)線的有效阻值?！盢ovellus Systems整合與先進技術(shù)研發(fā)部CTO兼執(zhí)行副總裁Wilbert van den Hoek說。如圖1所示，Intel 90 nm銅工藝中擴散阻障層占了內(nèi)連接導(dǎo)線橫截面積的~15%。
圖1. Intel 90 nm銅內(nèi)連接工藝SEM照片，墊層薄膜占了整個內(nèi)連接導(dǎo)線橫截面積的~15%。（資料來源：Intel）
解決辦法是采用更薄的銅阻障層，其中最好的方法是采用ALD技術(shù)沉積阻障層。有關(guān)這項技術(shù)的研究工作已經(jīng)開展了好幾年，而且最近開始出現(xiàn)商品化設(shè)備。Lee說：“我們的研究工作取得了很大進展，已經(jīng)接近可用于實際生產(chǎn)的水平?！眻D2顯示了為什么采用ALD阻障層時電阻率比采用PVD阻障層更低的原因．
圖2. 與PVD阻障層相比，ALD阻障層可以降低導(dǎo)線電阻。到2018年時，ITRS一定會提出2.2 uW-cm的新要求。（資料來源：Applied Materials）
ALD TaN是研究重點。ALD TaN的材質(zhì)與目前使用的PVD TaN薄膜基本相同。但是，PVD TaN實際上是氮摻雜的Ta，其組成為TaN0.5，電阻率小于200 uΩ-cm，ALD TaN的組成才真正是TaN。TaN之所以能起到擴散阻障層的作用是因為它具有高含氮量和無定形結(jié)構(gòu)。然而，TaN沉積時通常采用有機金屬前體，因此殘留在薄膜內(nèi)部的碳也是一個問題。根據(jù)所用前體的不同，含碳量分布范圍為2 at%到10 at%。當(dāng)含碳量為~10 at%時，膜的組成為TaN0.9C0.1，電阻率高達1uΩ-cm，以至于不能被人們接受。van den Hoek說：“使用有機金屬前體時很難完全去除碳雜質(zhì)。但是，你可以采用一些特殊方法故意在TaN膜里摻入大量的碳，得到氮摻雜的碳化鉭（TaC0.4N0.6），其電阻率為~250 uΩ-cm?！庇糜阢~阻障層ALD沉積的有機金屬前體有好幾種，例如TBTDET (tert-buthylimidotrisdiethyl- amidotantalum)?！ 恼系挠^點來看，ALD TaN是最直接和最簡單的方法，因為它涉及到的材料改變是最少的。Lee評論說，“ALD TaN薄膜的實驗結(jié)果顯示它能有效減小導(dǎo)線電阻。目前正在進行的工作是對工藝整合進行認(rèn)證，使其達到可靠性的要求?！?
用釕解決阻障層和種子層的所有問題？
通過PVD工藝沉積銅電鍍種子層時很有意思：首先，種子層必須足夠薄，這樣才可以避免在高縱寬比結(jié)構(gòu)上沉積銅時出現(xiàn)頂部外懸結(jié)構(gòu)，防止產(chǎn)生空洞；但是它又不能太薄?！ ?/P>
目前正在評估的一個解決辦法是將銅直接鍍在擴散阻障層上。其中，尤其是用釕作為阻障層具有很好的前景。釕不僅有可能取代擴散阻障層常用的Ta/TaN兩步工藝，而且還能同時取代電鍍種子層。由于釕是導(dǎo)體，因此銅可以直接電鍍在上面。van den Hoek介紹說：“釕是令人非常感興趣的材料，因為它是一種準(zhǔn)貴金屬。釕不容易被氧化，但是即使被氧化了，生成的氧化釕也是導(dǎo)體?！贬懙牧硗庖粋€好處是它能夠在標(biāo)準(zhǔn)電鍍液中進行銅電鍍反應(yīng)?！安捎矛F(xiàn)有電鍍液在釕上電鍍時，其表現(xiàn)與在銅上面電鍍時完全一樣。”
但是，根據(jù)Lee的觀點，目前還存在一些問題需要解決。用~100Ａ釕取代～1200Ａ銅種子層時，由于厚度和電阻率的變化，種子層表面電阻提高了～100倍。此外，還需要重新認(rèn)證電鍍均勻性和成核特性。他說：“器件可靠性很大程度上取決于界面性質(zhì)和品質(zhì)。為了達到SM和EM的嚴(yán)格要求，還需要對釕沉積膜的成分、形態(tài)、附著性等進行進一步優(yōu)化?！?
65 nm以下工藝時，在很薄的種子層上進行銅電鍍會出現(xiàn)一些關(guān)鍵性問題。Applied Maeterials公司平坦化和電鍍產(chǎn)品部副總裁兼總經(jīng)理Russell Ellwanger說：“我們發(fā)現(xiàn)電鍍剛開始時的幾秒鐘可以決定是否能夠成功地完成整個銅電鍍過程。通過晶片浸入角度的控制使種子層被均勻潤濕是非常重要的一步，它能消除浸入過程中產(chǎn)生的一些缺陷或是被吸附在上面的微小氣泡。同樣，晶片上的缺陷狀況也變得非常重要。銅電鍍工藝產(chǎn)生的某些缺陷，特別是電鍍剛開始幾秒鐘內(nèi)形成的缺陷，在后續(xù)平坦化工藝中是不能（或很難）被磨掉的，最終會影響產(chǎn)品良品率?！?
至于用一層釕薄膜同時取代擴散阻障層和電鍍種子層的設(shè)想仍然存在一些問題。van den Hoek說：“曾經(jīng)有段時間內(nèi)人們希望釕的阻障作用能夠足夠滿足要求，但是現(xiàn)在大部分人得出的結(jié)論是很薄的釕沉積層可能起不到足夠的阻止擴散作用?！毕喾?，他認(rèn)為解決辦法應(yīng)該是先用ALD工藝沉積一層很薄的擴散阻障層，然后用ALD工藝沉積釕作為阻障層和種子層。“但是，你要設(shè)法將整個疊層結(jié)構(gòu)的厚度控制在50A～70A以內(nèi)，從而減小導(dǎo)線電阻的影響?！ ?/P>
解決種子層內(nèi)出現(xiàn)孔洞的另外一個解決方案是用無電極電鍍技術(shù)對這些缺陷進行修補。該技術(shù)又稱為種子層增強技術(shù)（seed layer enhancement或簡稱SLE）。結(jié)果得到了非常完美的銅填充照片。但是也有人對修補層與底下阻障層之間的附著性提出了疑問，擔(dān)心在一些薄弱點會引起電致遷移孔洞和電路失效問題。
抑制、促進和平坦化試劑
電鍍工藝的主要目的是在晶片上鍍上一層致密、無孔洞、無縫隙和其它缺陷、分布均勻的銅。此外，它還有其它一些要求，例如在對大尺寸、空曠區(qū)結(jié)構(gòu)進行填充的同時，能夠?qū)γ芗瘏^(qū)、高縱寬比結(jié)構(gòu)和微通孔等進行填充。當(dāng)然，我們還希望電鍍后表面能夠盡可能平坦，減少后續(xù)CMP工藝的問題，其中最顯著的是凹坑和腐蝕問題（圖3）。Ellwanger說：“因為填充表現(xiàn)很大程度上取決于電鍍液的化學(xué)反應(yīng)，因此保持每片晶片電鍍時化學(xué)環(huán)境的穩(wěn)定性非常重要。但是，在電鍍工藝過程中有機添加劑會不斷分解并且在電鍍槽中不斷累積。因此，減少添加劑分解、保持電鍍液成分不變是非常關(guān)鍵的因素。”
圖3. 銅CMP要解決導(dǎo)線密集區(qū)CMP負(fù)擔(dān)過重的問題，同時還要盡可能減小凹坑（dishing）和腐蝕（erosion）帶來的負(fù)面影響。（資料來源：Lam Research）
銅電鍍液通常由硫酸銅（CuSO4）、硫酸和水組成，呈淡藍色。理想的填充過程首先是銅均勻地沉積在側(cè)壁和底部，然后快速切換為從底部向上填充，防止產(chǎn)生縫隙和孔洞。為了實現(xiàn)上述效果需要使用兩種有機添加劑：抑制劑和促進劑。當(dāng)晶片被浸入電鍍槽時，首先進行的是均勻性填充。填充反應(yīng)動力學(xué)受抑制劑控制。接著，當(dāng)促進劑達到臨界濃度時，電鍍開始從均勻性填充轉(zhuǎn)變成由底部向上的填充過程。促進劑是一種聚合物/氯化物混合物，它會吸附在銅表面，降低電鍍反應(yīng)電化學(xué)反應(yīng)勢，促進快速沉積反應(yīng)?！ ?/P>
問題是填充過程完成后促進劑不能自動停止作用，而是漂浮在銅表面繼續(xù)促進銅沉積反應(yīng)。由于狹窄、密集結(jié)構(gòu)的填充速度比寬闊、空曠結(jié)構(gòu)快，因此會引起密集區(qū)過度電鍍，給CMP帶來額外負(fù)擔(dān)的問題。解決辦法是添加第三種添加劑：引起促進劑分解反應(yīng)的平坦化試劑。這種添加劑的使用效果很好，唯一的問題是與促進劑不同它會被包埋在銅里面。van den Hoek說：“為了解決過度電鍍的問題，我們使用了較高濃度的平坦化試劑，但是其缺點是加重了銅污染?！焙孟⑹侨藗円呀?jīng)找到了新的平坦化試劑，它可以起到同樣的效果但是不會被摻雜在銅里面?！ ?/P>
“為了滿足不斷出現(xiàn)的新要求，例如對300 mm襯底進行潤濕、對越來越小的微通孔進行填充、不斷提高純度、為45 nm工藝提供無孔洞和無缺陷電鍍等，我們必須持續(xù)改進有機促進劑、抑制劑和平坦化試劑的各個單項性能表現(xiàn)，并在三者之間互相平衡，最終達到更好的綜合性能。”Rohm和Haas電子材料公司微電子技術(shù)部EP-Cu市場經(jīng)理Mike Rousseau說?！?30 nm和90 nm工藝的添加劑組合不能達到這些更加嚴(yán)格的要求和目標(biāo)?！?
電致遷移問題的解決辦法：選擇性CoWP
人們曾經(jīng)認(rèn)為銅具有比鋁更好的抗電致遷移能力。但是，當(dāng)銅制程出現(xiàn)以后，結(jié)果恰恰相反，至少對于小尺寸結(jié)構(gòu)來說是這樣的?！ ?/P>
銅的電致遷移是一種表面現(xiàn)象，發(fā)生在銅原子能夠自由移動的地方（通常是銅和其它材料之間附著性較差的界面處）。在目前的雙嵌入式結(jié)構(gòu)中，電致遷移最常發(fā)生的地方是銅導(dǎo)線上部與SiC等電介質(zhì)層相交接的地方。Lee指出，“如果你未能正確處理這些界面，那么它將是一個薄弱點。這個薄弱點會引起鏈?zhǔn)椒磻?yīng)，銅原子移走后突然形成一個孔洞，造成電致遷移失效。與鋁不銅，銅導(dǎo)線越小越細(xì)，問題越大?！ ?/P>
解決辦法之一是對銅表面進行處理，改善銅與SiC之間的附著性。通常該方法會用到SiC沉積工藝中的硅甲烷（Silane）。硅甲烷不容易受控制，因為它會穿透到銅里面，使電阻率變大。另外一個方法是在銅表面上選擇性地沉積一層含鈷的薄膜，通常是CoWP或CoWB。該方法效果很好，抗電致遷移能力可以提高10倍以上。但是該工藝仍然存在一些問題有待解決：
1）表面平坦度被改變了，除非CMP后先對銅進行recess處理；
2）多了額外一步工藝，增加了成本；
3）這是一道選擇性工藝，特殊情況下可能會比較棘手，例如當(dāng)有些銅殘留物留在電介質(zhì)空曠區(qū)時。
“用CoWP對銅表面進行覆蓋的實驗結(jié)果顯示器件可靠性得到了改善，而且還能提高65 nm器件的性能（CoWP覆蓋層的增加可以顯著提高電流密度）。IC制造商希望能夠在45 nm工藝時取消蝕刻停止層，降低有效介電常數(shù)k值?！背练e溶液供應(yīng)商Blue29公司CTO Igor Ivanov說。
圖4. 銅的電致遷移數(shù)據(jù)顯示在銅表面沉積一層鈷覆蓋層后，可靠性比傳統(tǒng)Si(C)N覆蓋工藝提高了10倍。