數(shù)字視頻接口——DVI 1.0

摘要：介紹了新型數(shù)字視頻接口的發(fā)展背景和技術優(yōu)勢，詳細分析了ＤＶＩ １．０的通信協(xié)議、Ｔ．Ｍ．Ｄ．Ｓ．的鏈路構成、信號特性、編碼及解碼算法，特別針對實際應用，分析了ＤＶＩ接口的時鐘構成，最后就顯示相關的ＤＤＣ、ＥＤＩＤ、ＨＰＤ等協(xié)議進行了簡單介紹。

１ 背景介紹

二十一世紀剛剛顯現(xiàn)第一縷曙光，正當人們享受著以摩爾定律遞增的高速微處理器時，一種新型的視頻接口技術將帶給人們更加絢麗多彩的視覺感受。這就是業(yè)界剛剛發(fā)展起來的ＤＶＩ?Ｄｉｇｉｔａｌ Ｖｉｓｕａｌ Ｉｎｔｅｒｆａｃｅ?數(shù)字視頻接口技術。隨著以ＬＣＤ為代表的數(shù)字平板顯示技術的飛速發(fā)展，ＤＶＩ必將迅速成為計算機顯示的標準視頻接口。

隨著對綠色顯示觀念的倡導，ＣＲＴ顯示已由球面發(fā)展到柱面，又從柱面發(fā)展到純平顯示，人們對屏幕刷新率和圖像幾何失真要求愈來愈高，傳統(tǒng)模擬ＶＧＡ視頻接口＋ＣＲＴ或ＬＣＤ顯示器的圖像顯示能力越來越捉襟見肘。制造成本的不斷降低，使ＬＣＤ等平板顯示技術已逐步取代傳統(tǒng)的ＣＲＴ顯示器成為ＰＣ機顯示器的主流。由于要與傳統(tǒng)的ＶＧＡ模擬接口兼容，其內部不得不內置一級ＡＤＣ?數(shù)模轉換?及ＰＬＬ?鎖相環(huán)?電路，將模擬的視頻信號轉化成數(shù)字信號再進行顯示，還要進一步針對ＣＲＴ顯示的值進行校正，得到適合ＬＣＤ象素特性的灰度信號。這樣一系列中間環(huán)節(jié)的轉換，加上模擬傳輸環(huán)節(jié)中難以抑制的噪聲干擾問題，使得此類平板顯示的圖像信息丟失，并隨著分辨率和場頻的提高而加重。以ＬＣＤ、ＰＤＰ、ＬＥＤ、ＯＬＥＤ等為代表的平板顯示（包括數(shù)字投影儀）的蓬勃發(fā)展，對數(shù)字視頻接口技術提出了迫切要求。



    ＤＶＩ數(shù)字視頻接口就是在這種趨勢下產生的。ＤＶＩ由Ｉｎｔｅｌ、Ｓｉｌｉｃｏｎ Ｉｍａｇｅ、Ｃｏｍｐａｑ、Ｆｕｊｉｔｓｕ Ｌｉｍｉｔｅｄ、Ｈｅｗｌｅｔｔ－Ｐａｃｋａｒｄ Ｃｏｍｐａｎｙ、ＩＢＭ、ＮＥＣ合作提出的一種數(shù)字視頻接口標準，很好地解決了上述問題，而且還兼容了傳統(tǒng)的ＶＧＡ接口，是目前極具發(fā)展前途的一種ＰＣ機視頻接口標準。本文的目的在于使讀者迅速掌握ＤＶＩ的通信協(xié)議，從接口提取視頻信息，擺脫對計算機內部復雜的硬件原理的研究，使ＤＶＩ接口的高質量數(shù)字視頻信息可以按用戶的要求進行開發(fā)利用。

２ ＤＶＩ接口構成

ＤＶＩ接口利用最小變換差分信號—Ｔ．Ｍ．Ｄ．Ｓ． ?Ｔｒａｎｓｉｔｉｏｎ Ｍｉｎｉｍｉｚｅｄ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌ?作為基本電氣鏈接信號。Ｔ．Ｍ．Ｄ．Ｓ．鏈路主要用于將圖像數(shù)據(jù)傳送到顯示器。ＤＶＩ接口協(xié)議允許使用雙Ｔ．Ｍ．Ｄ．Ｓ．鏈路結構，從而可以支持超大分辨率的顯示設備。Ｔ．Ｍ．Ｄ．Ｓ．通過先進的編碼算法將８ｂｉｔ的象素數(shù)據(jù)轉換成１０ｂｉｔ的最小變換信號，削弱了傳輸電纜中交叉電磁干擾ＥＭＩ，并且這種直流平衡的編碼信號更有利于光纖傳輸。另外這種先進的編碼算法可以為接收端提供時鐘恢復信號，并允許在較遠距離傳輸時（一般小于５ｍ）信號有較大的抖動誤差。

２．１ ＤＶＩ體系結構要求

ＤＶＩ作為一種面向計算機開發(fā)的視頻接口，要與現(xiàn)有的操作系統(tǒng)、硬件平臺兼容，還要與以前的接口標準保持一定的兼容性。圖１是ＤＶＩ接口Ｔ．Ｍ．Ｄ．Ｓ．的邏輯鏈路結構。ＤＶＩ支持即插即用功能（Ｐｌｕｇ ａｎｄ Ｐｌａｙ）。在系統(tǒng)啟動時，ＤＶＩ提供最低分辨率ＶＧＡ ６４０×４８０模式? 系統(tǒng)通過ＤＤＣ２Ｂ協(xié)議訪問顯示器，獲得顯示器對象素格式的支持情況，通過ＥＤＩＤ數(shù)據(jù)獲得關于顯示器型號和現(xiàn)實能力的信息。這些內容都是顯示器制造商在顯示器內部固化的一段數(shù)據(jù)，通過ＤＤＣ?Ｄｉｓｐｌａｙ Ｄａｔａ Ｃｈａｎｎｅｌ?向主機系統(tǒng)提供自身信息。

    系統(tǒng)啟動后會自動加載圖形顯示控制器（即顯卡）的驅動程序。根據(jù)用戶提出的顯示要求，即屏幕的分辨率、色深、刷新率，結合由ＤＤＣ獲得關于顯示器的信息，確定Ｔ．Ｍ．Ｄ．Ｓ．的啟用情況。ＤＶＩ的單Ｔ．Ｍ．Ｄ．Ｓ．只提供２４ｂｉｔ色深，當用戶要求的色深超過２４ｂｉｔ時，并且系統(tǒng)已經確認顯卡和顯示器都支持雙鏈路Ｔ．Ｍ．Ｄ．Ｓ．。此時系統(tǒng)會啟動雙Ｔ．Ｍ．Ｄ．Ｓ．鏈路，鏈路０?數(shù)據(jù)通道０～２?傳輸２４ｂｉｔ信息，其它顏色信息由鏈路１（數(shù)據(jù)通道３～５）傳輸；當用戶的分辨率和刷新率要求超出單Ｔ．Ｍ．Ｄ．Ｓ．鏈路的傳輸能力時?單Ｔ．Ｍ．Ｄ．Ｓ．鏈路的最高象素傳輸頻率為１６５ＭＨｚ?，系統(tǒng)會啟動鏈路１，鏈路０用來傳輸奇數(shù)象素信息，鏈路１用來傳輸偶數(shù)象素信息，并定義顯示器上每一行的第一個象素為象素１，奇數(shù)象素。由于雙Ｔ．Ｍ．Ｄ．Ｓ．鏈路共用一條時鐘回路，所以雙鏈路工作時，鏈路的時鐘頻率為象素數(shù)據(jù)帶寬的一半。

當然，ＤＶＩ接口同樣也支持熱插拔（Ｈｏｔ Ｐｌｕｇ Ｄｅｔｅｃｔｉｏｎ）和顯示器電源管理等技術?還有對傳統(tǒng)的模擬ＶＧＡ的兼容等問題。這些只是ＤＶＩ作為一種接口標準必須做到的兼容性問題，并不代表ＤＶＩ本質的先進性。有關這些體系要求問題可參閱參考文獻?１～３?。

２．２ Ｔ．Ｍ．Ｄ．Ｓ．協(xié)議詳解

ＤＶＩ接口的先進性體現(xiàn)在它可以將海量的顯示信息高速地傳送到顯示器中去，Ｔ．Ｍ．Ｄ．Ｓ．先進的編碼算法是其強大能力得以實現(xiàn)的根本。下面將詳細解釋Ｔ．Ｍ．Ｄ．Ｓ．協(xié)議中與實際應用緊密相關的幾個問題。為了便于理解作以下規(guī)定：輸入到編碼器或由解碼器輸出的象素數(shù)據(jù)稱為象素數(shù)據(jù)?Ｐｉｘｅｌ Ｄａｔａ?；由發(fā)送器送出的或輸入到接收器的編碼數(shù)據(jù)稱為碼元?Ｃｈａｒａｃｔｅｒ?。

請注意：在ＤＶＩ接口協(xié)議中并沒有規(guī)定輸入或輸出的象素數(shù)據(jù)是串行的還是并行的，輸入輸出的數(shù)據(jù)格式留給芯片制造廠商靈活掌握，用戶應根據(jù)自己的實際情況選用芯片型號。

２．２．１ 鏈路結構

Ｔ．Ｍ．Ｄ．Ｓ．鏈路結構見圖２。圖３是單鏈路Ｔ．Ｍ．Ｄ．Ｓ．結構圖。雙鏈路結構與單鏈路很相似。每個鏈路的發(fā)送器（Ｔｒａｎｓｍｉｔｔｅｒ）中包含三個完全相同編碼器（Ｅｎｃｏｄｅｒ），每個編碼器驅動一條串行Ｔ．Ｍ．Ｄ．Ｓ．通道（Ｃｈａｎｎｅｌ）。輸入到每個編碼器的數(shù)據(jù)包括８ｂｉｔ象素數(shù)據(jù)和２ｂｉｔ控制信號（見圖３）。

在ＤＥ（Ｄａｔａ Ｅｎａｂｌｅ）信號的控制下，編碼器在任何合法時鐘驅動下，分別將象素數(shù)據(jù)和控制數(shù)據(jù)編碼并由發(fā)送器將編碼后的碼元串行發(fā)送到Ｔ．Ｍ．Ｄ．Ｓ．鏈路上。在ＤＥ有效期間（ＤＥ＝１）對象素數(shù)據(jù)進行編碼發(fā)送，在ＤＥ無效期間（ＤＥ＝０）對控制數(shù)據(jù)進行編碼發(fā)送。無論是對二者中的哪一項進行編碼，由編碼器輸出的都是串行的１０ｂｉｔ碼元，并且最低有效位先送出。

圖3 單鏈路T.M.D.S.結構

    ２．２．２ 時鐘與同步問題

時鐘與同步是ＤＶＩ信號處理過程中至關重要的一環(huán)。以顯卡中圖形處理器提供的象素時鐘（Ｐｉｘｅｌ Ｃｌｏｃｋ）為參考時鐘，在整個信號收發(fā)過程中，會存在三組不同頻率的時鐘信號，這三組時鐘信號通過鎖相環(huán)電路（ＰＬＬ）進行同步控制。

從圖３可知，以象素時鐘的速度輸入到編碼器的８ｂｉｔ象素數(shù)據(jù)被變換成１０ｂｉｔ的Ｔ．Ｍ．Ｄ．Ｓ．碼元，在Ｔ．Ｍ．Ｄ．Ｓ．通道內串行傳輸。所以Ｔ．Ｍ．Ｄ．Ｓ． 碼元要以１０倍象素的時鐘頻率進行碼元傳輸。在接收端，若要正確判斷所接收的碼元就需要用高于碼時鐘?Ｃｈａｒａｃｔｅｒ Ｃｌｏｃｋ?的頻率對輸入信號進行采樣，所以又存在一個采樣時鐘?Ｓａｍｐｌｉｎｇ Ｃｌｏｃｋ?。例如：ＴＩ公司提供的ＤＶＩ接收芯片?６?采用４倍過采樣技術對輸入信號采樣，在ＸＧＡ分辨率（１０２４×７６８）、６０Ｈｚ刷新率的情況下，象素時鐘為６５ＭＨｚ，則Ｔ．Ｍ．Ｄ．Ｓ．碼元時鐘將為６５０ＭＨｚ，采樣時鐘將達到２．６ＧＨｚ。

Ｔ．Ｍ．Ｄ．Ｓ．的先進編碼算法使得串行輸出的碼元流中包含了碼元同步信息，利用ＰＬＬ技術使接收器和解碼器可以在串行的碼元流中正確測定碼元邊界、解碼象素數(shù)據(jù)。在Ｔ．Ｍ．Ｄ．Ｓ．輸出的編碼中，代表象素數(shù)據(jù)的編碼包含了５次或５次以下的變化信息，而代表控制信號的編碼包含了７次以上的變換信息。這些含有高變化信息的編碼在顯示的消隱時期內被送出。解碼器可以唯一確定地識別這些高變換碼，ＰＬＬ可以利用這些確定的信號作為相位校正的參考信號。

２．２．３ Ｔ．Ｍ．Ｄ．Ｓ．編碼與解碼算法

深入理解、靈活運用并實現(xiàn)這些先進的算法是芯片制造廠商最關心的問題。本文從使用者的角度出發(fā)，以實用為原則對編碼及解碼算法進行分析。

從圖３中可以看出，實際應用時最關心的行同步、場同步信號作為控制信息在藍基色?Ｂｌｕｅ?７?０??被編碼器編碼發(fā)送；其他通道的控制信號ＣＴＬ?０?３?或ＣＴＬ?０?９?都應接邏輯０，其中ＣＴＬ０可以提供用戶使用，但有嚴格使用條件，非不得不用的情況下推薦接邏輯０。

Ｔ．Ｍ．Ｄ．Ｓ．的每一條通道都由連續(xù)輸出的１０ｂｉｔ串行編碼驅動。在顯示的消隱?５??ＤＥ＝０?時間段內編碼器輸出四個特定編碼，詳見圖４，也就是前面所說的可被解碼器唯一確定識別的四個編碼。在ＤＥ＝１時編碼過程分為兩個階段，第一階段對８ｂｉｔ的象素數(shù)據(jù)進行最小變換生成９ｂｉｔ的最小變化碼，其中最低有效位與象素數(shù)據(jù)的最低有效位相同，第９位為變換方式標志位：０表示對象素數(shù)據(jù)進行異或非?ＸＮＯＲ?變換，１表示進行異或?ＸＯＲ?變換；第二階段生成１０ｂｉｔ的直流平衡碼：如果上一次編碼傳輸了過多的１且將要傳輸編碼中１比０多，則將此次編碼的低８位取反并在第１０位置１，否則，將不作處理，直接傳輸。

每一條Ｔ．Ｍ．Ｄ．Ｓ．鏈路中含有與３個編碼器對應的３個解碼器。Ｔ．Ｍ．Ｄ．Ｓ．的解碼算法相對簡單一些。由于在消隱時間內傳輸了特定的四個編碼，解碼器可以判斷ＤＥ的邏輯狀態(tài)，若ＤＥ＝０，則直接將對應的控制信號組合狀態(tài)送出。若ＤＥ＝１，則根據(jù)第１０位的情況決定低８位是否進行取反，根據(jù)第９位的信息決定對編碼進行的變化方式：為１，進行ＸＯＲ（異或）變換?為０，進行ＸＮＯＲ（異或非）變換。在象素數(shù)據(jù)有效期間，行、場同步以及控制信息ＣＴＬＸ均保持恒定。通過上述解碼過程，行同步和場同步信號由藍基色通道解調出來，結合另外兩個通道解調出來的綠基色和紅基色，就可以進行視頻信息的數(shù)字方式顯示了。

圖５是Ｔ．Ｍ．Ｄ．Ｓ．的鏈路時序關系，其中ｔＢ是對消隱信號持續(xù)時間的要求，要求ｔＢ≥１２８Ｔｐｉｘｅｌ?Ｔｐｉｘｅｌ為象素時鐘周期。ｔＥ和ｔＲ分別是編碼和解碼延遲時間，一般小于６４Ｔｐｉｘｅｌ。

圖5 T.M.D.S.的鏈路時序關系

３ ＤＶＩ接口應用指南

ＤＶＩ接口提供了強大的數(shù)據(jù)傳輸率，其鏈路工作頻率很高，所以對器件的供電電壓、連接電纜的特性阻抗以及終端接插件的電氣特性都有非常嚴格和詳細的規(guī)定。這些都是ＤＶＩ相關器件廠商要嚴格遵循的技術指標。

表１給出了實際應用最為關心的五個工作參數(shù)，其他參數(shù)的詳細解釋見文獻。表２給出了ＤＶＩ接口插頭信號線的定義。其中的ＤＤＣ通道用于設備制造商向主機提供產品信息，這使ＤＶＩ接口應用錦上添花。制造者可以在顯示設備中固化一段除設備本身特性參數(shù)以外的信息，結合計算機操作系統(tǒng)，使系統(tǒng)識別設備的特征編號，從而達到保護自己產品產權的目的。當然，如果設計者不提供ＤＤＣ信息，計算機操作系統(tǒng)就會把當前的顯示設備當成標準顯示設備來驅動。

表1 推薦DVI工作參能

表2 DVI接口引腳信號

目前，世界上幾大電子芯片制造廠商都提供ＤＶＩ接口芯片， ＴＩ、ＡＤＩ、Ｓｉｌｉｃｏｎ Ｉｍａｇｅ等公司均提供不同性能參數(shù)的ＤＶＩ發(fā)送或接收芯片，讀者可以到相應的網站查詢更詳盡的信息。

本文從計算機顯示技術的發(fā)展背景入手，詳細解釋和分析了ＤＶＩ視頻標準。從方便實用、便于讀者理解的角度與原則出發(fā)，直接針對實際應用中最為關心的編碼解碼算法、行同步場同步信號的提取、數(shù)據(jù)傳輸?shù)臅r鐘與同步問題、數(shù)據(jù)傳輸及恢復過程的時序要求等問題，簡要介紹了ＤＤＣ－顯示數(shù)據(jù)通道的用途。