采用CMOS工藝的芯片集成 - 硅鍺BiCMOS突破成本和性能難以平衡困難

隨著CMOS PA開始商用，將PA和同樣采用CMOS工藝的基帶、RF和電源管理芯片集成在一起形成真正意義上的“單芯片手機(jī)”，是業(yè)界很自然的想法，也是PA CMOS化的革命性意義所在。然而，現(xiàn)實(shí)是由于對功放和基帶芯片的性能要求不同，采用的工藝節(jié)點(diǎn)不同，目前來看，將它們集成在一起的可能性不大。

設(shè)計功放，器件擊穿電壓是一個非常重要的指標(biāo)。RFMD的專家表示：“對于功放，需要高擊穿電壓，這需要CMOS有長柵極。但是對于小信號或者基帶芯片，柵極長度越來越小。CMOS功放和小信號以及基帶芯片要求的硅技術(shù)是不一樣的，集成在一起很困難。”

現(xiàn)有CMOS功放的技術(shù)節(jié)點(diǎn)在90nm或130nm，這就給集成CMOS功放設(shè)定了一個硬性限制，當(dāng)射頻收發(fā)器、基帶芯片或芯片組向65nm或32nm演進(jìn)時，將不得不重建功放架構(gòu)。此外，正常情況下，若器件向更小的集合尺寸發(fā)展，成本會隨之降低，而計算速度會進(jìn)一步提升。但如果集成時要遷就90nm工藝的CMOS功放，基帶芯片等的成本降低和計算速度提升就會受到限制。高國洪也表示：“把CMOS 功放與RF收發(fā)器和數(shù)字基帶功能一起集成在相同的芯片上，這樣做的價值實(shí)際上非常小?！盩homas甚至表示：“從芯片成品率的角度考慮，將不同工藝節(jié)點(diǎn)的組件集成會帶來更多的成本。”

SiCMOS工藝：通往硅PA的現(xiàn)實(shí)路線？

硅基功放包括BiCMOS 和 CMOS器件，使用SiGe BiCMOS工藝的功放既具備接近砷化鎵功放的性能，又具備低端CMOS 功放所具備的成本優(yōu)勢。高國洪宣稱：“在短期內(nèi)，取代砷化鎵功放的硅基技術(shù)將是SiGe BiCMOS，而不是 CMOS。”

成本上，高國洪宣稱：“盡管比起 150mm GaAs HBT晶圓，帶有8至10個金屬層的200mm CMOS 晶圓具有著顯著的芯片成本優(yōu)勢，但基于現(xiàn)有架構(gòu)的CMOS PA相對BiCMOS卻沒有成本優(yōu)勢?！备邍榻忉屨f，這是因?yàn)楝F(xiàn)在的CMOS PA 架構(gòu)是圍繞RF電感的使用而構(gòu)建的，能夠處理大射頻電流，但也因此而需要8至10個金屬層。相比180nm工藝技術(shù)節(jié)點(diǎn)下的傳統(tǒng)模擬/混合信號CMOS工藝技術(shù)，這些金屬層的增加致使晶圓成本提高了60%以上。此外，這些電感也使芯片尺寸大為增加?？紤]到額外金屬層和芯片尺寸增加的影響， BiCMOS PA 和 CMOS PA的芯片級成本實(shí)際上差不多。

性能上，高國洪表示：“目前已達(dá)到量產(chǎn)狀態(tài) （幾乎全用于手機(jī)） 的最好的CMOS功放的性能都明顯不如砷化鎵或BiCMOS功放。而且隨著 CMOS 器件的幾何尺寸縮小，要獲得GaAs 或 BiCMOS 功放性能變得更困難， 要生產(chǎn)出能夠克服這種缺點(diǎn)的CMOS 功放還得進(jìn)行更多的研究工作，并需要新的架構(gòu)。CMOS PA架構(gòu)若沒有重大的突破和創(chuàng)新，不可能克服其性能缺陷。”雖然SOI技術(shù)具有提升CMOS PA性能的潛力，但SOI的成本居高不下。高國洪認(rèn)為，用于射頻功放的CMOS SOI還需要數(shù)年時間才能夠?qū)⒊杀窘抵罛iCMOS的芯片級成本水平。

在WLAN應(yīng)用中BiCMOS功放已逐漸開始取代砷化鎵功放，而LTE、WiMAX和WLAN應(yīng)用相似，它們都使用了正交頻分復(fù)用（OFDM）技術(shù)。高國洪表示：“在4G手機(jī)和移動設(shè)備中，鑒于硅鍺BiCMOS 是一種廣泛可用的制造工藝，而目前又在WLAN領(lǐng)域擁有強(qiáng)大的主導(dǎo)地位，所以在手機(jī)功放和前端模塊產(chǎn)品領(lǐng)域中，硅技術(shù)最終將取代GaAs似乎已是大勢所趨?！碑?dāng)然他強(qiáng)調(diào)，手機(jī)中GaAs PA最合邏輯的取代方法是轉(zhuǎn)向硅基技術(shù)，而非特定硅CMOS。因?yàn)橐怨桄NBiCMOS為首的硅BiCMOS，具有CMOS的所有成本優(yōu)勢和作為GaAs工藝核心的異質(zhì)結(jié)雙極型晶體管（HBT）的性能優(yōu)點(diǎn)。