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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog資訊

Uart協(xié)議及Verilog代碼

如果使用Xlinx的片子，建議使用全局時(shí)鐘資源（IBUFG后面連接BUFG的方法是最基本的全局時(shí)鐘資源的使用方法）

2022-07-31 標(biāo)簽：Verilog uart 代碼 1921 0

數(shù)字電路設(shè)計(jì)的基本流程

數(shù)字電路設(shè)計(jì)是數(shù)字電路最為關(guān)鍵及重要的一步，今天我們將從各個(gè)流程為大家介紹完整的數(shù)字電路設(shè)計(jì)!

2022-07-10 標(biāo)簽：電路設(shè)計(jì)Verilog 數(shù)字電路 7924 0

verilog的一些基本概念

FPGA各位和數(shù)字IC設(shè)計(jì)崗位面試時(shí)常常會(huì)問下verilog的一些基本概念，做了下整理，面試時(shí)一定用得上！

2022-07-07 標(biāo)簽：fpga 寄存器數(shù)據(jù) 1554 0

Verilog寫法：組合邏輯+時(shí)序邏輯

這種寫法沒什么問題，但是有一點(diǎn)，覆蓋率不好收，如果一些情況沒跑到需要一個(gè)個(gè)分析。覆蓋率會(huì)把數(shù)據(jù)信號(hào)當(dāng)作一個(gè)情況列出來，比如數(shù)據(jù)信號(hào)data沒出現(xiàn)過0 的...

2022-07-07 標(biāo)簽：寄存器比較器 Verilog 6348 0

處理以太網(wǎng)幀以及IP，UDP和ARP的模塊

頂層千兆和10G MAC模塊是eth_mac_ *，具有各種接口，并且?guī)в?不帶有FIFO。頂層10G PCS/PMA PHY模塊為eth_phy_10...

2022-06-30 標(biāo)簽：以太網(wǎng)Verilog 數(shù)據(jù)包 1085 0

Verilog編碼風(fēng)格

parameter關(guān)鍵字定義模塊特定的參數(shù)，該參數(shù)在特定模塊實(shí)例的范圍生效。參數(shù)用于為模塊實(shí)例提供不同的自定義，例如，輸入或輸出端口的寬度。以下是使用p...

2022-06-26 標(biāo)簽：fpga Verilog 1401 0

$unit聲明空間

對(duì)unit聲明空間中定義的任何更改都需要重新編譯構(gòu)成設(shè)計(jì)和驗(yàn)證測(cè)試臺(tái)的所有源代碼，因?yàn)槿魏蔚胤降娜魏挝募伎梢詿o需導(dǎo)入地使用該定義。許多軟件工具不會(huì)強(qiáng)制...

2022-06-21 標(biāo)簽：模塊 Verilog 編譯 797 0

Johnson約翰遜計(jì)數(shù)器Verilog實(shí)現(xiàn)

扭環(huán)形計(jì)數(shù)器，約翰遜計(jì)數(shù)器，每次狀態(tài)變化時(shí)僅有一個(gè)觸發(fā)器發(fā)生翻轉(zhuǎn)，譯碼不存在競爭冒險(xiǎn)，在n（n≥3）位計(jì)數(shù)器中，使用2n個(gè)狀態(tài)，有2^n-2n個(gè)狀態(tài)未使用；

2022-06-15 標(biāo)簽：fpga Verilog 觸發(fā)器 2684 0

Verilog的塊語句fork...join 和 begin...end

begin_end順序塊，用于將多條語句組成順序塊，語句按順序一條一條執(zhí)行（除了帶有內(nèi)嵌延遲控制的非阻塞賦值語句），每條語句的延遲時(shí)間是相對(duì)于由上一條語...

2022-06-09 標(biāo)簽：Verilog 順序 3278 0

Verilog HDL語言的數(shù)據(jù)類型和運(yùn)算符

reg是寄存器數(shù)據(jù)類型的關(guān)鍵字，是數(shù)據(jù)存儲(chǔ)單元的抽象，通過賦值語句可以改變寄存器存儲(chǔ)的值。reg型數(shù)據(jù)常用來表示always模塊內(nèi)的指定信號(hào)，在alwa...

2022-05-18 標(biāo)簽：寄存器 Verilog 2598 0

Verilog的塊語句

2022-05-18 標(biāo)簽：Verilog 1427 0

什么是張量處理單元（TPU）

該項(xiàng)目的目的是創(chuàng)建一個(gè)與谷歌的張量處理單元具有相似架構(gòu)的機(jī)器學(xué)習(xí)協(xié)處理器。該實(shí)現(xiàn)的資源可定制，可以以不同的尺寸使用以適應(yīng)每種類型的 FPGA。這允許在嵌...

2022-04-27 標(biāo)簽：fpga Verilog 機(jī)器學(xué)習(xí) 4694 0

System Verilog-文本值

文本整數(shù)值是一個(gè)整數(shù)，沒有小數(shù)點(diǎn)。（IEEE 1800 SystemVerilog標(biāo)準(zhǔn)使用術(shù)語“整數(shù)文本integer literal”而不是“文本整數(shù)...

2022-04-13 標(biāo)簽：Verilog System 整數(shù) 1349 0

自動(dòng)連線的神器——emacs verilog mode

Verilog－mode是由Michael McNamara mac＠verilog．com和Wilson Snyder wsnyder＠wsnyder...

2022-03-29 標(biāo)簽：Verilog 編輯器 6152 0

硬件開源編程利器MyHDL簡介

自從1995年Verilog HDL 1364-1995標(biāo)準(zhǔn)發(fā)布至今已經(jīng)20多年了，說他經(jīng)久不衰并不恰當(dāng)，主要是沒有新的語言可以替代，現(xiàn)今數(shù)字電路高速發(fā)...

2022-03-14 標(biāo)簽：Verilog HDL 編譯 1985 0

簡述Verilog HDL中阻塞語句和非阻塞語句的區(qū)別

? 在Verilog中有兩種類型的賦值語句：阻塞賦值語句（“=”）和非阻塞賦值語句（“=”）。正確地使用這兩種賦值語句對(duì)于Verilog的設(shè)計(jì)和仿真非常...

2021-12-02 標(biāo)簽：Verilog HDL 阻塞 6306 0

Vivado BDC (Block Design Container)怎么用

談到BDC（Block DesignContainer）就不得不提IPI（IP Integrator）。IPI常被翻譯為“IP集成器”，也是有道理的。它...

2021-11-09 標(biāo)簽：Verilog vhdl OOC 4724 0

Verilog HDL 編譯器指令說明

Verilog HDL 編譯器指令復(fù)雜一點(diǎn)的系統(tǒng)在進(jìn)行設(shè)計(jì)或者驗(yàn)證時(shí)，都會(huì)用到一些編譯器指令，那么什么是編譯器指令？ ? Verilog HDL編譯器...

2021-11-03 標(biāo)簽：Verilog HDL 編譯器 3850 0

如何利用SystemVerilog仿真生成隨機(jī)數(shù)

采用SystemVerilog進(jìn)行仿真則更容易生成隨機(jī)數(shù)，而且對(duì)隨機(jī)數(shù)具有更強(qiáng)的可控性。對(duì)于隨機(jī)變量，在SystemVerilog中可通過rand或ra...

2021-10-30 標(biāo)簽：仿真 Verilog System 1.1萬 0

開源工具SkiDL - 用Python來描述電路

我們用Verilog、VHDL這種硬件描述語言來設(shè)計(jì)FPGA，是否有一種方式來描述電路？如果采用了這種方式，也會(huì)像HDL在FPGA、ASIC領(lǐng)域一樣成為...

2021-10-30 標(biāo)簽：fpga Verilog vhdl 2865 0

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Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長寬，直插，貼片，焊盤的大小，管腳的長寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
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時(shí)鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
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