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有沒有辦法像debug RTL代碼一樣將UVM中變量拉到波形上看呢？

我們常用的debug UVM的方法是通過打印log實(shí)現(xiàn)。有沒有辦法像 debug RTL代碼一樣將 UVM 中變量拉到波形上看呢？答案是有的，下面讓我們...

2023-06-29 標(biāo)簽：仿真器RTLUVM 1610 0

SDC是如何煉成的？怎么去驗(yàn)收SDC呢？

STA是由SDC驅(qū)動(dòng)的，所以SDC的完整性、正確性和一致性直接決定著綜合、布局布線以及STA的有效性。

2023-06-28 標(biāo)簽：RTLSTASDC 3896 0

Clock Domain Crossing跨時(shí)鐘域檢查

如今典型的SOC 芯片都功能復(fù)雜、接口豐富，在眾多復(fù)雜功能中不可能所有功能都同時(shí)工作，為了能耗，大多數(shù)SOC 芯片都會切分成多個(gè)電壓域

2023-06-28 標(biāo)簽：寄存器SoC芯片RTL 1678 0

時(shí)鐘是電路的實(shí)際控制者？

時(shí)鐘是整個(gè)FPGA設(shè)計(jì)里面無法回避的事物，不能認(rèn)識時(shí)鐘也就沒法做FPGA設(shè)計(jì)。

2023-06-28 標(biāo)簽：FPGA設(shè)計(jì)計(jì)數(shù)器RTL 386 0

低功耗設(shè)計(jì)基礎(chǔ)：Clock Gating

大多數(shù)低功耗設(shè)計(jì)手法在嚴(yán)格意義上說并不是由后端控制的，Clock Gating也不例外。

2023-06-27 標(biāo)簽：寄存器EDA工具RTL 1811 0

在RTL編碼書寫中如何考慮時(shí)延與布線的問題呢？

分if-else,case 的各種情況分開討論,主要目的是將分支支路中 晚到的信號放到離輸出最近的一級中

2023-06-27 標(biāo)簽：FPGA設(shè)計(jì)比較器RTL 876 0

Xilinx高質(zhì)量時(shí)鐘輸出ODDR原語的概述及使用方法

在SDR接口中，ODDR轉(zhuǎn)發(fā)時(shí)鐘（仍在時(shí)鐘樹內(nèi)），輸出端要直連到輸出port，不可加邏輯

2023-06-27 標(biāo)簽：SDRRTLGPIO 8651 0

FSM狀態(tài)機(jī)序列檢測的方法

為valid有效信號，檢測到時(shí)輸出高，否則為低，考慮序列疊加情況，比如“1101101”，則有兩個(gè)“1101”，

2023-06-26 標(biāo)簽：RTL狀態(tài)機(jī)fsm 2045 0

數(shù)字IC前端設(shè)計(jì)流程及工具

以門級網(wǎng)表（Netlist）生成為分界線，之前稱為前端，之后稱為后端。

2023-06-25 標(biāo)簽：IC設(shè)計(jì)RTLDFT 2039 0

FPGA的編譯過程討論

構(gòu)建FPGA的第一階段稱為綜合。此過程將功能性RTL設(shè)計(jì)轉(zhuǎn)換為門級宏的陣列。這具有創(chuàng)建實(shí)現(xiàn)RTL設(shè)計(jì)的平面分層電路圖的效果。

2023-06-21 標(biāo)簽：fpgaRTL觸發(fā)器 863 0

Xilinx的高質(zhì)量時(shí)鐘輸出ODDR原語

在SDR接口中，ODDR轉(zhuǎn)發(fā)時(shí)鐘（仍在時(shí)鐘樹內(nèi)），輸出端要直連到輸出port，不可加邏輯，連接方式：輸出時(shí)鐘連接ODDR的C引腳，D1固定值1&apos...

2023-06-21 標(biāo)簽：FPGA設(shè)計(jì)SDRRTL 1649 0

芯片設(shè)計(jì)進(jìn)階之路—SpyGlass CDC流程深入理解

隨著技術(shù)的發(fā)展，數(shù)字電路的集成度越來越高，設(shè)計(jì)也越來越復(fù)雜。很少有系統(tǒng)會只工作在同一個(gè)時(shí)鐘頻率。一個(gè)系統(tǒng)中往往會存在多個(gè)時(shí)鐘，這些時(shí)鐘之間有可能是同步的...

2023-06-21 標(biāo)簽：鎖存器RTLGUI 1.8萬 0

FPGA的數(shù)字信號處理：重寫FIR邏輯以滿足時(shí)序要求

當(dāng)在目標(biāo) FPGA 芯片中布局和布線時(shí)，首先在 Vivado 中確定時(shí)序要求.

2023-06-20 標(biāo)簽：存儲器DDSRTL 673 0

Formal學(xué)習(xí)筆記之算法基礎(chǔ)學(xué)習(xí)

通常，我們會將spec和設(shè)計(jì)實(shí)現(xiàn)進(jìn)行比較。Spec相對來說比較抽象些，可以是些SVA的assertion，RTL model或者一些HVL，比如syst...

2023-06-20 標(biāo)簽：RTLSPECBDD 963 0

uvm中的Scoreboards介紹

在驗(yàn)證過程中讓DUT進(jìn)入特定場景只是驗(yàn)證的重要部分之一，驗(yàn)證環(huán)境還應(yīng)該檢查來自DUT的輸出響應(yīng)。

2023-06-20 標(biāo)簽：RTLUVMTLM 1683 0

FPGA布局及資源優(yōu)化

Resource:兩片F(xiàn)PGA通過X12 gth互聯(lián)；每片F(xiàn)PGA使用48路serdes走光口與板外連接；

2023-06-20 標(biāo)簽：fpgaDDR3sRIO 918 0

FPGA在線調(diào)試的方法簡單總結(jié)

Xilinx被AMD收購的事情把我震出來了，看了看上上一篇文章講了下仿真的文件操作，這篇隔了很久遠(yuǎn)，不知道該從何講起，就說說FPGA的在線調(diào)試的一些簡單...

2023-06-19 標(biāo)簽：FPGA設(shè)計(jì)RTLAXI總線 2054 0

淺談DC綜合工具的工作流程

在電路設(shè)計(jì)自動(dòng)化的時(shí)代，綜合工具的作用不言而喻，通過綜合，設(shè)計(jì)人員能夠獲得自己所設(shè)計(jì)模塊的規(guī)模、時(shí)序性能和關(guān)鍵路徑等有用信息，進(jìn)而指導(dǎo)自己優(yōu)化設(shè)計(jì)結(jié)構(gòu)。...

2023-06-19 標(biāo)簽：電路設(shè)計(jì)HDLDC 2415 0