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Vivado 2023.2版本的新增功能

Vivado在前一段時(shí)間更新了2023.2版本，經(jīng)過一段時(shí)間的使用這個(gè)版本還是很絲滑的，用起來挺舒服。

2024-01-02 標(biāo)簽：IC設(shè)計(jì)仿真RTL 3300 0

如何用RTL原語實(shí)現(xiàn)MUX門級(jí)映射呢？

對(duì)于前端設(shè)計(jì)人員，經(jīng)常會(huì)需要一個(gè)MUX來對(duì)工作模式，數(shù)據(jù)路徑進(jìn)行明確（explicit）的聲明，這個(gè)對(duì)于中后端工程師下約束也很重要。這里介紹一種巧用的R...

2023-12-14 標(biāo)簽：HDLRTLMux 1469 0

如何使用SystemC做RTL和C/C++的聯(lián)合仿真呢？

當(dāng)FPGA開發(fā)者需要做RTL和C/C++聯(lián)合仿真的時(shí)候，一些常用的方法包括使用MicroBlaze軟核，或者使用QEMU仿真ZYNQ的PS部分。

2023-12-13 標(biāo)簽：VHDL語言RTLC++語言 1279 0

介紹一種通過SystemC做RTL/C/C++聯(lián)合仿真的方法

當(dāng)FPGA開發(fā)者需要做RTL和C/C++聯(lián)合仿真的時(shí)候，一些常用的方法包括使用MicroBlaze軟核，或者使用QEMU仿真ZYNQ的PS部分。

2023-12-13 標(biāo)簽：fpga仿真RTL 2098 0

RTL仿真中X態(tài)行為的傳播—從xprop說起

在使用VCS進(jìn)行仿真時(shí)，工程師們常常會(huì)面對(duì)一個(gè)極為重要且充滿挑戰(zhàn)的問題——X態(tài)傳播行為。

2023-12-04 標(biāo)簽：仿真器VHDL語言RTL 2755 0

什么是自動(dòng)時(shí)鐘門控結(jié)構(gòu)呢？關(guān)于自動(dòng)時(shí)鐘門控的解析

每次作為面試官問一些RTL功耗優(yōu)化的問題時(shí)候，都會(huì)希望聽到一個(gè)答案：優(yōu)化了RTL的clk-gating比例。

2023-12-04 標(biāo)簽：寄存器RTL觸發(fā)器 1376 0

復(fù)位保護(hù)電路如何進(jìn)行復(fù)位保護(hù)？

復(fù)位保護(hù)電路，是在系統(tǒng)進(jìn)行復(fù)位的過程中對(duì)接口進(jìn)行硬性邏輯保護(hù)，避免毛刺和錯(cuò)誤對(duì)周圍系統(tǒng)產(chǎn)生影響的模塊。

2023-12-04 標(biāo)簽：保護(hù)電路寄存器RTL 835 0

環(huán)境wait了一次為啥執(zhí)行了兩次？

副標(biāo)題 —— 驗(yàn)證環(huán)境中bus.mon.sig與@bus.mon同時(shí)使用的反面案例哈哈哈。這個(gè)bug是在是過于經(jīng)典了所以每過一段時(shí)間我就會(huì)拿出來跟人聊聊...

2023-12-04 標(biāo)簽：RTLVLD 353 0

force之后，采樣時(shí)怎么沒生效呢？

經(jīng)過遠(yuǎn)程的事故回放，可以說情況是非常明確的，這個(gè)代碼的互連結(jié)構(gòu)就是這么個(gè)典型結(jié)構(gòu)

2023-12-04 標(biāo)簽：模擬電路SSTRTL 659 0

數(shù)字前端生存指南—RTL

在數(shù)字前端領(lǐng)域，RTL幾乎與“設(shè)計(jì)代碼”概念相同。

2023-12-04 標(biāo)簽：寄存器EDA工具RTL 8717 0

帶skew的時(shí)序計(jì)算基礎(chǔ)分析

組合邏輯的延遲Tc，從FF1/CK到FF1/Q的延遲為Tq，定義Treal = Tq + Tc，從建立時(shí)間和保持時(shí)間這兩個(gè)標(biāo)準(zhǔn)去考察Treal。

2023-12-01 標(biāo)簽：RTL觸發(fā)器時(shí)序分析 1118 0

X態(tài)是什么？X態(tài)有什么危害？如何避免X態(tài)的產(chǎn)生？X態(tài)怎么處理？

Verilog 和 SV 定義了四種邏輯狀態(tài)：0，1，Z 及 X

2023-11-15 標(biāo)簽：仿真器vhdl鎖存器 3564 0

數(shù)字IC前端設(shè)計(jì)+后端設(shè)計(jì)流程實(shí)現(xiàn)

RTL 設(shè)計(jì)** ：芯片功能設(shè)計(jì)。硬件描述語言如 Verilog、VHDL、SystemVerilog。

2023-11-08 標(biāo)簽：緩沖器IC設(shè)計(jì)EDA工具 4685 0

HLS中組合電路對(duì)設(shè)計(jì)的影響

該項(xiàng)目通過一個(gè)示例演示了 HLS 中組合電路對(duì)設(shè)計(jì)的影響。

2023-11-03 標(biāo)簽：邏輯電路asicRTL 782 0