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如何創(chuàng)建虛擬時(shí)鐘

通常RTL設(shè)計(jì)要求對(duì)芯片/module的輸入信號(hào)進(jìn)行reg_in打拍處理，對(duì)芯片/module的輸出也要求做reg_out打拍處理，這是良好的代碼習(xí)慣，...

2024-10-23 標(biāo)簽：芯片寄存器RTL 235 0

如何將布局受限的從屬entity應(yīng)用到另一個(gè)項(xiàng)目

為了方便大家理解，以下將準(zhǔn)備兩個(gè)項(xiàng)目，分別為 [項(xiàng)目A] 和 [項(xiàng)目B]。我們需要在 [項(xiàng)目B] 中實(shí)現(xiàn) [項(xiàng)目A] 中使用的低級(jí)別 entity。在這...

2024-08-22 標(biāo)簽：文件RTLquartus 526 0

為什么調(diào)試X值那么困難？

造成調(diào)試?yán)щy的因素有很多，其中包括取值未知（“X”）的情況。X是VHDL、Verilog、SystemVerilog等邏輯標(biāo)準(zhǔn)所定義的眾多邏輯值之一，可...

2024-08-12 標(biāo)簽：調(diào)試RTL多路復(fù)用器 469 0

如何將SystemVerilog斷言屬性和覆蓋屬性置于在設(shè)計(jì)上？

功能覆蓋、激勵(lì)生成和運(yùn)行管理是當(dāng)今功能驗(yàn)證的三大相互關(guān)聯(lián)的任務(wù)。其中，功能覆蓋率可以說(shuō)是最重要的，主要是因?yàn)楦采w率收斂是tape的主要標(biāo)準(zhǔn)。

2024-05-28 標(biāo)簽：寄存器數(shù)據(jù)傳輸計(jì)數(shù)器 774 0

AMD推出面向大型數(shù)據(jù)集和內(nèi)存密集型工作負(fù)載的Alveo V80計(jì)算加速卡

對(duì)于大規(guī)模數(shù)據(jù)處理，最佳性能不僅取決于原始計(jì)算能力，還取決于高存儲(chǔ)器帶寬。

2024-05-15 標(biāo)簽：以太網(wǎng)存儲(chǔ)器加速器 500 0

在Windows 10上創(chuàng)建并運(yùn)行AMD Vitis?視覺(jué)庫(kù)示例

本篇文章將演示創(chuàng)建一個(gè)使用 AMD Vitis? 視覺(jué)庫(kù)的 Vitis HLS 組件的全過(guò)程。此處使用的是 Vitis Unified IDE。如果您使...

2024-05-08 標(biāo)簽：RTLGUIOpenCV 765 0

如何在AMD Vivado? Design Tool中用工程模式使用DFX流程？

本文介紹了在 AMD Vivado? Design Tool 中用工程模式使用 DFX 流程以及需要注意的地方。在使用 DFX 工程模式的過(guò)程中要把具體...

2024-04-17 標(biāo)簽：TCLRTLVivado 878 0

Bittware提供開(kāi)放式FPGA堆棧和支持英特爾?oneAPI的加速卡

通過(guò)使用開(kāi)放式 FPGA 堆棧 (OFS) ，BittWare 在其 FPGA 解決方案上提供對(duì) oneAPI 的支持。

2024-03-29 標(biāo)簽：FPGA英特爾加速器 613 0

如何解決FPGA布局布線的擁塞問(wèn)題呢？有哪些方法？

14.2節(jié)提到的問(wèn)題①,即設(shè)計(jì)中有很大的扇出,對(duì)于如何獲知該扇出信號(hào)有多種途徑。常見(jiàn)的途徑是通過(guò)FPGAEditor(Xilinx)或者Fitter里R...

2024-03-20 標(biāo)簽：FPGA寄存器RTL 2732 0

RTL代碼明明存在于filelist指向路徑下，為何VCS編譯始終找不到？

并不是因?yàn)樯鲜?vh代碼不存在，而是由于^M換行符的存在造成的錯(cuò)誤。gvim怎么顯示^M換行符呢？這里介紹幾種方法。

2024-03-18 標(biāo)簽：DoSRTL 966 0

電阻-晶體管耦合邏輯電路圖分析

RTL電路的基本工作原理是：晶體管的基極、發(fā)射極和集電極分別與輸入信號(hào)源、負(fù)載電阻和電源連接。通過(guò)確定輸入和輸出的阻抗，并選擇合適的電容和電阻來(lái)實(shí)現(xiàn)阻抗...

2024-03-15 標(biāo)簽：電阻邏輯電路晶體管 1249 0

我們?cè)撊绾螒?yīng)對(duì)SOC中越來(lái)越龐大和復(fù)雜的SDC約束？

SOC設(shè)計(jì)變得越來(lái)越復(fù)雜，成本越來(lái)越高，設(shè)計(jì)和驗(yàn)證也越來(lái)越困難。

2024-03-13 標(biāo)簽：EDA工具SoC設(shè)計(jì)信號(hào)完整性 1164 0

為什么格雷碼可以輔助解決多bit跨時(shí)鐘域的問(wèn)題?？求解

單bit通過(guò)兩級(jí)同步打拍可以有效的解決亞穩(wěn)態(tài)問(wèn)題。

2024-03-08 標(biāo)簽：二進(jìn)制fifoRTL 1350 0

FPGA設(shè)計(jì)的IP和算法應(yīng)用綜述

IP(Intelligent Property) 核是具有知識(shí)產(chǎn)權(quán)核的集成電路芯核總稱，是經(jīng)過(guò)反復(fù)驗(yàn)證過(guò)的、具有特定功能的宏模塊，與芯片制造工藝無(wú)關(guān)，可...

2024-03-07 標(biāo)簽：FPGA設(shè)計(jì)寄存器EDA工具 1266 0

在Vivado Synthesis中怎么使用SystemVerilog接口連接邏輯呢？

SystemVerilog 接口的開(kāi)發(fā)旨在讓設(shè)計(jì)中層級(jí)之間的連接變得更加輕松容易。 您可以把這類接口看作是多個(gè)模塊共有的引腳集合。

2024-03-04 標(biāo)簽：RTL時(shí)鐘信號(hào)CLK 964 0

TTL三態(tài)門輸出電路優(yōu)點(diǎn) TTL三態(tài)門輸出電路圖

TTL三態(tài)門輸出電路是一種重要的接口元件，它能夠提供三種輸出狀態(tài)：高電平、低電平和高阻態(tài)。這種電路在實(shí)現(xiàn)數(shù)字系統(tǒng)之間的連接和數(shù)據(jù)傳輸時(shí)起著至關(guān)重要的作用。

2024-02-18 標(biāo)簽：TTL電路逆變器晶體管 4040 0