SerDes

SerDes簡(jiǎn)介

　　SERDES是英文SERializer（串行器）/DESerializer（解串器）的簡(jiǎn)稱(chēng)。它是一種主流的時(shí)分多路復(fù)用（TDM）、點(diǎn)對(duì)點(diǎn)（P2P）的串行通信技術(shù)。即在發(fā)送端多路低速并行信號(hào)被轉(zhuǎn)換成高速串行信號(hào)，經(jīng)過(guò)傳輸媒體（光纜或銅線(xiàn)），最后在接收端高速串行信號(hào)重新轉(zhuǎn)換成低速并行信號(hào)。這種點(diǎn)對(duì)點(diǎn)的串行通信技術(shù)充分利用傳輸媒體的信道容量，減少所需的傳輸信道和器件引腳數(shù)目，提升信號(hào)的傳輸速度，從而大大降低通信成本。

SerDes百科

　　SERDES是英文SERializer（串行器）/DESerializer（解串器）的簡(jiǎn)稱(chēng)。它是一種主流的時(shí)分多路復(fù)用（TDM）、點(diǎn)對(duì)點(diǎn)（P2P）的串行通信技術(shù)。即在發(fā)送端多路低速并行信號(hào)被轉(zhuǎn)換成高速串行信號(hào)，經(jīng)過(guò)傳輸媒體（光纜或銅線(xiàn)），最后在接收端高速串行信號(hào)重新轉(zhuǎn)換成低速并行信號(hào)。這種點(diǎn)對(duì)點(diǎn)的串行通信技術(shù)充分利用傳輸媒體的信道容量，減少所需的傳輸信道和器件引腳數(shù)目，提升信號(hào)的傳輸速度，從而大大降低通信成本。

　　分類(lèi)

　　SerDes 結(jié)構(gòu)大致可以分為四類(lèi)：并行時(shí)鐘SerDes：將并行寬總線(xiàn)串行化為多個(gè)差分信號(hào)對(duì)，傳送與數(shù)據(jù)并聯(lián)的時(shí)鐘。這些SerDes比較便宜，在需要同時(shí)使用多個(gè)SerDes 的應(yīng)用中，可以通過(guò)電纜或背板有效地?cái)U(kuò)展寬總線(xiàn)；8B/10B 編碼SerDes：將每個(gè)數(shù)據(jù)字節(jié)映射到10bit代碼，然后將其串行化為單一信號(hào)對(duì)。10位代碼是這樣定義的：為接收器時(shí)鐘恢復(fù)提供足夠的轉(zhuǎn)換，并且保證直流平衡（即發(fā)送相等數(shù)量的‘1’和‘0’）。這些屬性使8B/10BSerDes 能夠在有損耗的互連和光纖傳輸中以較少的信號(hào)失真高速運(yùn)行；嵌入式時(shí)鐘SerDes：將數(shù)據(jù)總線(xiàn)和時(shí)鐘串化為一個(gè)串行信號(hào)對(duì)。兩個(gè)時(shí)鐘位，一高一低，在每個(gè)時(shí)鐘循環(huán)中內(nèi)嵌串行數(shù)據(jù)流，對(duì)每個(gè)串行化字的開(kāi)始和結(jié)束成幀，因此這類(lèi)SerDes也可稱(chēng)為“開(kāi)始-結(jié)束位SerDes”，并且在串行流中建立定期的上升邊沿。由于有效負(fù)載夾在嵌入式時(shí)鐘位之間，因此數(shù)據(jù)有效負(fù)載字寬度并不限定于字節(jié)的倍數(shù)；位交錯(cuò)SerDes：將多個(gè)輸入串行流中的位匯聚為更快的串行信號(hào)對(duì)。SERDES技術(shù)最早應(yīng)用于廣域網(wǎng)（WAN）通信。國(guó)際上存在兩種廣域網(wǎng)標(biāo)準(zhǔn)：一種是SONET，主要通行于北美；另一種是SDH，主要通行于歐洲。這兩種廣域網(wǎng)標(biāo)準(zhǔn)制訂了不同層次的傳輸速率。萬(wàn)兆（OC-192）廣域網(wǎng)已在歐美開(kāi)始實(shí)行，中國(guó)大陸已升級(jí)到2.5千兆（OC-48）水平。SERDES技術(shù)支持的廣域網(wǎng)構(gòu)成了國(guó)際互聯(lián)網(wǎng)絡(luò)的骨干網(wǎng)。SERDES 并串行與串并行轉(zhuǎn)換器，串化器/并化器 A device that serializes output from， and deserializes input to， a business machine.一種（信號(hào)）轉(zhuǎn)換設(shè)備，對(duì)商業(yè)計(jì)算機(jī)的輸出（信號(hào)）進(jìn)行并串行（串行化）轉(zhuǎn)換，而對(duì)其輸入（信號(hào)）進(jìn)行串并行（解串）轉(zhuǎn)換。SERializer/DESerializer的縮 寫(xiě)。系統(tǒng)的設(shè)計(jì)師們會(huì)采用串行器/解串器（SERDES）技術(shù)的高速串行接口來(lái)取代傳統(tǒng)的并行總線(xiàn)架構(gòu)?；赟ERDES的設(shè)計(jì)增加了帶寬，減少了信號(hào)數(shù)量，同時(shí)帶來(lái)了諸如減少布線(xiàn)沖突、降低開(kāi)關(guān)噪聲、更低的功耗和封裝成本等許多好處。而SERDES技術(shù)的主要缺點(diǎn)是需要非常精確、超低抖動(dòng)的元件來(lái)提供用于控制高數(shù)據(jù)速率串行信號(hào)所需的參考時(shí)鐘。即使嚴(yán)格控制元件布局，使用長(zhǎng)度短的信號(hào)并遵循信號(hào)走線(xiàn)限制，這些接口的抖動(dòng)余地仍然是非常小的。

　　理解SerDes

　　FPGA發(fā)展到今天，SerDes（Serializer-Deserializer）基本上是標(biāo)配了。從PCI到PCI Express， 從ATA到SATA，從并行ADC接口到JESD204， 從RIO到Serial RIO，…等等，都是在借助SerDes來(lái)提高性能。SerDes是非常復(fù)雜的數(shù)?；旌显O(shè)計(jì)，用戶(hù)手冊(cè)的內(nèi)容只是描述了森林里面的一棵小樹(shù)，并不能夠解釋SerDes是怎么工作的。SerDes怎么可以沒(méi)有傳輸時(shí)鐘信號(hào)？什么是加重和均衡？抖動(dòng)和誤碼是什么關(guān)系？各種抖動(dòng)之間有什么關(guān)系？本篇小文試著從一個(gè)SerDes用戶(hù)的角度來(lái)理解SerDes是怎么設(shè)計(jì)的， 由于水平有限，一定有不夠準(zhǔn)確的地方，希望對(duì)剛開(kāi)始接觸SerDes的工程師有所幫助。

　　Contents

　　1. SerDes的價(jià)值。。. 1

　　1.1并行總線(xiàn)接口。。. 1

　　1.2 SerDes接口。。. 3

　　1.3 中間類(lèi)型。。. 4

　　2. SerDes結(jié)構(gòu)（architecture） 4

　　2.1串行器解串器（Serializer/Deserializer） 6

　　2.2發(fā)送端均衡器（ Tx Equalizer） 8

　　2.3接收端均衡器（ Rx Equalizer） 9

　　2.4時(shí)鐘數(shù)據(jù)恢復(fù)（CDR） 13

　　2.5 公用鎖相環(huán)（PLL） 16

　　2.6 SerDes編解碼。。. 18

　　2.7 SerDes收發(fā)Driver及差分接口轉(zhuǎn)換。。. 19

　　2.8 SerDes環(huán)回和調(diào)試。。. 19

　　3.抖動(dòng)和信號(hào)集成（ Jitter， SI ） 19

　　3.1 時(shí)鐘的抖動(dòng)（clock jitter） 19

　　3.2. 數(shù)據(jù)的抖動(dòng)（data jitter） 20

　　4.信號(hào)集成（SI）及仿真。。. 23

　　4.1信道channel 23

　　4.2 芯片封裝Package. 24

　　4.3 SI仿真。。. 24

　　5. 結(jié)尾。。. 25

　　6．參考資料 了解更多的內(nèi)容，可以閱讀以下內(nèi)容。。。. 25

　　1. SerDes的價(jià)值

　　1.1并行總線(xiàn)接口

　　在SerDes流行之前，芯片之間的互聯(lián)通過(guò)系統(tǒng)同步或者源同步的并行接口傳輸數(shù)據(jù)，圖1.1演示了系統(tǒng)和源同步并行接口。

　　隨著接口頻率的提高，在系統(tǒng)同步接口方式中，有幾個(gè)因素限制了 有效數(shù)據(jù)窗口寬度 的繼續(xù)增加。

　　l 時(shí)鐘到達(dá)兩個(gè)芯片的傳播延時(shí)不相等（clock skew）

　　l 并行數(shù)據(jù)各個(gè)bit的傳播延時(shí)不相等（data skew）

　　l 時(shí)鐘的傳播延時(shí)和數(shù)據(jù)的傳播延時(shí)不一致（skew between data and clock）

　　雖然可以通過(guò)在目的芯片（chip #2）內(nèi)用PLL補(bǔ)償時(shí)鐘延時(shí)差（clock skew），但是PVT變化時(shí)，時(shí)鐘延時(shí)的變化量和數(shù)據(jù)延時(shí)的變化量是不一樣的。這又進(jìn)一步惡化了數(shù)據(jù)窗口。

　　源同步接口方式中，發(fā)送側(cè)Tx把時(shí)鐘伴隨數(shù)據(jù)一起發(fā)送出去， 限制了clock skew對(duì)有效數(shù)據(jù)窗口的危害。通常在發(fā)送側(cè)芯片內(nèi)部，源同步接口把時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)作一樣的處理，也就是讓它和數(shù)據(jù)信號(hào)經(jīng)過(guò)相同的路徑，保持相同的延時(shí)。這樣PVT變化時(shí)，時(shí)鐘和數(shù)據(jù)會(huì)朝著同一個(gè)方向增大或者減小相同的量，對(duì)skew最有利。

　　我們來(lái)做一些合理的典型假設(shè)，假設(shè)一個(gè)32bit數(shù)據(jù)的并行總線(xiàn)，

　　a）發(fā)送端的數(shù)據(jù)skew = 50 ps ---很高的要求

　　b）pcb走線(xiàn)引入的skew = 50ps ---很高的要求

　　c）時(shí)鐘的周期抖動(dòng)jitter = +/-50 ps ---很高的要求

　　d）接收端觸發(fā)器采樣窗口 = 250 ps ---Xilinx V7高端器件的IO觸發(fā)器

　　可以大致估計(jì)出并行接口的最高時(shí)鐘 = 1/（50+50+100+250） = 2.2GHz （DDR）或者1.1GHz （SDR）。

　　利用源同步接口，數(shù)據(jù)的有效窗口可以提高很多。通常頻率都在1GHz以下。在實(shí)際應(yīng)用中可以見(jiàn)到如SPI4.2接口的時(shí)鐘可以高達(dá)DDR 700MHz x 16bits位寬。DDR Memory接口也算一種源同步接口，如DDR3在FPGA中可以做到大約800MHz的時(shí)鐘。

　　要提高接口的傳輸帶寬有兩種方式，一種是提高時(shí)鐘頻率，一種是加大數(shù)據(jù)位寬。那么是不是可以無(wú)限制的增加數(shù)據(jù)的位寬呢？這就要牽涉到另外一個(gè)非常重要的問(wèn)題-----同步切換噪聲（SSN）。

　　這里不討論SSN的原理，直接給出SSN的公式 SSN = L *N* di/dt。L是芯片封裝電感，N是數(shù)據(jù)寬度，di/dt是電流變化的斜率。隨著頻率的提高，數(shù)據(jù)位款的增加，SSN成為提高傳輸帶寬的主要瓶頸。圖1.2是一個(gè)DDR3串?dāng)_的例子。圖中低電平的理論值在0V，由于SSN的影響，低電平表現(xiàn)為震蕩，震蕩噪聲的最大值達(dá)610mV，因此噪聲余量只有1.5V/2-610mV=140mV。

　　Figure 1.2 DDR3串?dāng)_演示

　　因此也不可能靠無(wú)限的提高數(shù)據(jù)位寬來(lái)繼續(xù)增加帶寬。一種解決SSN的辦法是使用差分信號(hào)替代單端信號(hào)，使用差分信號(hào)可以很好的解決SSN問(wèn)題，代價(jià)是使用更多的芯片引腳。使用差分信號(hào)仍然解決不了數(shù)據(jù)skew的問(wèn)題，很大位寬的差分信號(hào)再加上嚴(yán)格的時(shí)序限制，給并行接口帶來(lái)了很大的挑戰(zhàn)。

　　1.2 SerDes接口

　　源同步接口的時(shí)鐘頻率已經(jīng)遇到瓶頸，由于信道的非理想（channel）特性，再繼續(xù)提高頻率，信號(hào)會(huì)被嚴(yán)重?fù)p傷，就需要采用均衡和數(shù)據(jù)時(shí)鐘相位檢測(cè)等技術(shù)。這也就是SerDes所采用的技術(shù)。SerDes（Serializer-Deserializer）是串行器和解串器的簡(jiǎn)稱(chēng)。串行器（Serializer）也稱(chēng)為SerDes發(fā)送端（Tx），（Deserializer）也稱(chēng)為接收端Rx。Figure1.3是一個(gè)N對(duì)SerDes收發(fā)通道的互連演示，一般N小于4。

　　可以看到，SerDes不傳送時(shí)鐘信號(hào)，這也是SerDes最特別的地方，SerDes在接收端集成了CDR（Clock Data Recovery）電路，利用CDR從數(shù)據(jù)的邊沿信息中抽取時(shí)鐘，并找到最優(yōu)的采樣位置。

　　SerDes采用差分方式傳送數(shù)據(jù)。一般會(huì)有多個(gè)通道的數(shù)據(jù)放在一個(gè)group中以共享PLL資源，每個(gè)通道仍然是相互獨(dú)立工作的。

　　SerDes需要參考時(shí)鐘（Reference Clock），一般也是差分的形式以降低噪聲。接收端Rx和發(fā)送端Tx的參考時(shí)鐘可以允許幾百個(gè)ppm的頻差（plesio-synchronous system），也可以是同頻的時(shí)鐘，但是對(duì)相位差沒(méi)有要求。

　　作個(gè)簡(jiǎn)單的比較，一個(gè)SerDes通道（channel）使用4個(gè)引腳（Tx+/-，Rx+/-）， 目前的FPGA可以做到高達(dá)28Gbps。而一個(gè)16bits的DDR3-1600的線(xiàn)速率為1.6Gbps*16 = 25Gbps，卻需要50個(gè)引腳。此對(duì)比可以看出SerDes在傳輸帶寬上的優(yōu)勢(shì)。

　　相比源同步接口，SerDes的主要特點(diǎn)包括：

　　l SerDes在數(shù)據(jù)線(xiàn)中時(shí)鐘內(nèi)嵌，不需要傳送時(shí)鐘信號(hào)。

　　l SerDes通過(guò)加重/均衡技術(shù)可以實(shí)現(xiàn)高速長(zhǎng)距離傳輸，如背板。

　　l SerDes 使用了較少的芯片引腳

　　1.3 中間類(lèi)型

　　也存在一些介于SerDes和并行接口之間的接口類(lèi)型，相對(duì)源同步接口而言，這些中間類(lèi)型的接口也使用串行器（Serializer）解串器（Deserializer），同時(shí)也傳送用于同步的時(shí)鐘信號(hào)。這類(lèi)接口如視頻顯示接口7:1 LVDS等。

　　2. SerDes結(jié)構(gòu)（architecture）

　　SerDes的主要構(gòu)成可以分為三部分，PLL模塊，發(fā)送模塊Tx，接收模塊Rx。為了方便維護(hù)和測(cè)試，還會(huì)包括控制和狀態(tài)寄存器，環(huán)回測(cè)試，PRBS測(cè)試等功能。見(jiàn)圖2.1。

　　Figure 2.1 Basic Blocks of a typical SerDes

　　圖中藍(lán)色背景子模塊為PCS層，是標(biāo)準(zhǔn)的可綜合CMOS數(shù)字邏輯，可以硬邏輯實(shí)現(xiàn)，也可以使用FPGA軟邏輯實(shí)現(xiàn)，相對(duì)比較容易被理解。褐色背景的子模塊是PMA層，是數(shù)?；旌螩ML/CMOS電路，是理解SerDes去別于并行接口的關(guān)鍵，也是本文要討論的內(nèi)容。

　　發(fā)送方向（Tx）信號(hào)的流向： FPGA軟邏輯（fabric）送過(guò)來(lái)的并行信號(hào)，通過(guò)接口FIFO（Interface FIFO）， 送給8B/10B編碼器（8B/10B encoder）或擾碼器（scambler），以避免數(shù)據(jù)含有過(guò)長(zhǎng)連零或者連1。之后送給串行器（Serializer）進(jìn)行 并-》串 轉(zhuǎn)換。串行數(shù)據(jù)經(jīng)過(guò)均衡器（equalizer）調(diào)理，有驅(qū)動(dòng)器（driver）發(fā)送出去。

　　接收方向（Rx）信號(hào)的流向， 外部串行信號(hào)由線(xiàn)性均衡器（Linear Equalizer）或DFE （Decision Feedback Equalizer）結(jié)構(gòu)均衡器調(diào)理，去除一部分確定性抖動(dòng)（Deterministic jitter）。CDR從數(shù)據(jù)中恢復(fù)出采樣時(shí)鐘，經(jīng)解串器變?yōu)閷?duì)齊的并行信號(hào)。8B/10B解碼器（8B/10B decoder）或解擾器（de-scambler）完成解碼或者解擾。如果是異步時(shí)鐘系統(tǒng)（plesio-synchronous system），在用戶(hù)FIFO之前還應(yīng)該有彈性FIFO來(lái)補(bǔ)償頻差。

　　PLL負(fù)責(zé)產(chǎn)生SerDes各個(gè)模塊所需要的時(shí)鐘信號(hào)，并管理這些時(shí)鐘之間的相位關(guān)系。以圖中線(xiàn)速率10Gbps為例，參考時(shí)鐘頻率250MHz。Serializer/Deserializer至少需要5GHz 0相位時(shí)鐘和5GHz 90度相位時(shí)鐘，1GHz（10bit并行）/1.25GHz（8bit并行）時(shí)鐘等。

　　一個(gè)SerDes通常還要具調(diào)試能力。例如偽隨機(jī)碼流產(chǎn)生和比對(duì)，各種環(huán)回測(cè)試，控制狀態(tài)寄存器以及訪(fǎng)問(wèn)接口，LOS檢測(cè)， 眼圖測(cè)試等。

　　2.1串行器解串器（Serializer/Deserializer）

　　串行器Serializer把并行信號(hào)轉(zhuǎn)化為串行信號(hào)。Deserializer把串行信號(hào)轉(zhuǎn)化為并行信號(hào)。一般地，并行信號(hào)為8 /10bit或者16/20bit寬度，串行信號(hào)為1bit寬度（也可以分階段串行化，如8bit-》4bit-》2bit-》equalizerà1bit以降低equalizer的工作頻率）。采用擾碼（scrambled）的協(xié)議如SDH/SONET， SMPTE SDI使用8/16bit的并行寬度，采用8B/10B編碼的協(xié)議如PCIExpress，GbE使用10bits/20bits寬度。

　　一個(gè)4:1的串行器如圖xxx所示。8:1或16:1的串行器采用類(lèi)似的實(shí)現(xiàn)。實(shí)現(xiàn)時(shí)，為了降低均衡器的工作頻率，串行器會(huì)先把并行數(shù)據(jù)變?yōu)?bits，送給均衡器equalizer濾波，最后一步再作2:1串行化，本文后面部分都按1bit串行信號(hào)解釋。

　　一個(gè)1:4的解串器如圖2.3所示，8:1或16:1的解串器采用類(lèi)似的實(shí)現(xiàn)。實(shí)現(xiàn)時(shí)，為了降低均衡器（DFE based Equalizer）的工作頻率，DFE工作在DDR模式下，解串器的輸入是2bit或者更寬，本文后面部分都按1bit串行信號(hào)解釋。

　　Serializer/Deserializer的實(shí)現(xiàn)采用雙沿（DDR）的工作方式，利用面積換速度的策略，降低了電路中高頻率電路的比例，從而降低了電路的噪聲。

　　接收方向除了Deserializer之外，一般帶有還有對(duì)齊功能邏輯（Aligner）。相對(duì)SerDes發(fā)送端，SerDes接收端起始工作的時(shí)刻是任意的，接收器正確接收的第一個(gè) bit可能是發(fā)送并行數(shù)據(jù)的任意bit位置。因此需要對(duì)齊邏輯來(lái)判斷從什么bit位置開(kāi)始，以組成正確的并行數(shù)據(jù)。對(duì)齊邏輯通過(guò)在串行數(shù)據(jù)流中搜索特征碼字（Alignment Code）來(lái)決定串并轉(zhuǎn)換的起始位置。比如8B/10B編碼的協(xié)議通常用K28.5（正碼10’b1110000011，負(fù)碼10’b0001111100）來(lái)作為對(duì)齊字。圖2.4為一個(gè)對(duì)齊邏輯的演示。通過(guò)滑窗，逐bit比對(duì)，以找到對(duì)齊碼（Align-Code）的位置，經(jīng)過(guò)多次在相同的位置找到對(duì)齊碼之后，狀態(tài)機(jī)鎖定位置并選擇相應(yīng)的位置輸出對(duì)齊數(shù)據(jù)。

　　2.2發(fā)送端均衡器（ Tx Equalizer）

　　SerDes信號(hào)從發(fā)送芯片到達(dá)接收芯片所經(jīng)過(guò)的路徑稱(chēng)為信道（channel），包括芯片封裝，pcb走線(xiàn)，過(guò)孔，電纜，連接器等元件。從頻域看，信道可以簡(jiǎn)化為一個(gè)低通濾波器（LPF）模型，如果SerDes的速率大于信道（channel）的截止頻率，就會(huì)一定程度上損傷（distort）信號(hào)。均衡器的作用就是補(bǔ)償信道對(duì)信號(hào)的損傷。

　　發(fā)送端的均衡器采用FFE（Feed forward equalizers）結(jié)構(gòu)，發(fā)送端的equalizer也稱(chēng)作加重器（emphasis）。加重（Emphasis）分為去加重（de-emphasis）和預(yù)加重（pre-emphasis）。De-emphasis降低差分信號(hào)的擺幅（swing）。Pre-emphasis增加差分信號(hào)的擺幅。FPGA大部分使用de-emphasis的方式，加重越強(qiáng)，信號(hào)的平均幅度會(huì)越小。

　　發(fā)送側(cè)均衡器設(shè)計(jì)為一個(gè)高通濾波器（HPF），大致為信道頻響H（f）的反函數(shù)H-1（f），F(xiàn)FE的目標(biāo)是讓到達(dá)接收端的信號(hào)為一個(gè)干凈的信號(hào)。FFE的實(shí)現(xiàn)方式有很多，一個(gè)典型的例子如圖2.5所示。

　　調(diào)節(jié)濾波器的系數(shù)可以改變?yōu)V波器的頻響，以補(bǔ)償不同的信道特性，一般可以動(dòng)態(tài)配置。以10Gbps線(xiàn)速率為例，圖2.5為DFE頻率響應(yīng)演示。可以看到，對(duì)于C0=0，C1=1.0，C2=-0.25的配置，5GHz處高頻增益比低頻區(qū)域高出4dB，從而補(bǔ)償信道對(duì)高頻頻譜的衰減。

　　采樣時(shí)鐘的頻率限制了這種FFE最高只能補(bǔ)償?shù)紽s/2（例子中Fs/2=5GHz）。根據(jù)采樣定理，串行數(shù)據(jù)里的信息都包含在5GHz以?xún)?nèi)，從這個(gè)角度看也就足夠了。如果要補(bǔ)償Fs/2以上的頻率，就要求FFE高于Fs的工作時(shí)鐘，或者連續(xù)時(shí)間域?yàn)V波器（Continuous Time FFE）。

　　圖2.7為DFE時(shí)域?yàn)V波效果的演示，以10Gbps線(xiàn)速率為例，一個(gè)UI=0.1 nS=100ps。演示的串行數(shù)據(jù)碼流為二進(jìn)制［00000000100001111011110000］。