MAX5882

MAX5882簡(jiǎn)介

　　MAX5882，14位、4.6Gsps電纜下行RF直接合成DAC，RF-DAC使數(shù)字上轉(zhuǎn)換器DOCSIS 3.0兼容Edge QAM設(shè)備、CMTS和CCAP

　　MAX5882為14位、4.6Gsps數(shù)/模轉(zhuǎn)換器（DAC），將電纜調(diào)制解調(diào)器終端（CMTS）和EQAM設(shè)備的多載波正交調(diào)幅（QAM）信號(hào)直接合成為RF輸出。DAC具有優(yōu)異的雜散特性和噪聲、鄰道功率（ACP）性能，并可根據(jù)電纜數(shù)據(jù)傳輸業(yè)務(wù)接口規(guī)范（DOCSIS?）的要求直接合成為47MHz至1003MHz電纜下行鏈路的多個(gè)載波。4.6Gsps刷新速率允許以數(shù)字方式產(chǎn)生高于2GHz帶寬的信號(hào)。

　　器件具有四個(gè)14位、多路復(fù)用的低壓差分信號(hào)（LVDS）輸入端口，每個(gè)端口可工作在高達(dá)1150Mwps的雙數(shù)據(jù)率（DDR）或單數(shù)據(jù)率（SDR）模式。輸入支持差分高速收發(fā)器邏輯（DHSTL）輸入電平。由于在時(shí)鐘的上升沿和下降沿均觸發(fā)轉(zhuǎn)換，器件能夠支持的速率為1/2 DAC刷新時(shí)鐘頻率。每個(gè)端口的輸入數(shù)據(jù)速率為DAC刷新率的1/4或時(shí)鐘速率的1/2。器件集成延時(shí)鎖相環(huán)（DLL），簡(jiǎn)化與FPGA或ASIC器件的接口。利用DLL調(diào)節(jié)輸出時(shí)鐘（DATACLK）的相位，以確保輸入LVDS數(shù)據(jù)總線與數(shù)據(jù)鎖存片上時(shí)鐘保持恰當(dāng)?shù)亩〞r(shí)關(guān)系。

　　器件為電流控制型DAC，集成50Ω差分輸出匹配電阻，以確保最佳動(dòng)態(tài)性能。器件采用3.3V和1.8V電源供電，工作在4.6Gsps時(shí)，功耗僅為2.3W。器件工作在擴(kuò)展商業(yè)級(jí)溫度范圍（0°C至+85°C），采用256 CSBGA無(wú)鉛（Pb）/符合RoHS標(biāo)準(zhǔn)的封裝。