面向數(shù)據(jù)加密的多核多線程并行研究

　　隨著復(fù)雜的嵌入式應(yīng)用領(lǐng)域不斷發(fā)展，眾核處理器受到越來越多的關(guān)注，帶動(dòng)J，高性能計(jì)算的發(fā)展。并行計(jì)算是實(shí)現(xiàn)高計(jì)算性能的主要方法，有效的并行計(jì)算是與機(jī)器體系結(jié)構(gòu)相匹配的計(jì)算系統(tǒng)。異構(gòu)并行處理系統(tǒng)在性能、功耗方面與同構(gòu)系統(tǒng)相比具有很大的優(yōu)勢，采用通用多核處理器與定制加速協(xié)處理器相結(jié)合的異構(gòu)混合體系結(jié)構(gòu)是一種提高計(jì)算速率的有效方法。

　　面對(duì)高性能計(jì)算的處理器，芯片的性能和功耗需要很大平衡，在以Amdahl定律展開一系列效率和加速比的研究討論中，現(xiàn)有的通用并行計(jì)算平臺(tái)，其一是設(shè)計(jì)擘用的硬件邏輯芯片完成并行加密。但提升硬件計(jì)算速率的方式是通過提高主頻米提高處理器性能，這意味著功耗增大，能量消耗增多，硬件使用壽命降低。其二是利用CPU/GPU異構(gòu)協(xié)同的計(jì)算平臺(tái)。但其復(fù)雜的體系結(jié)構(gòu)為并行計(jì)算研究提出了巨大挑戰(zhàn)，并且CPU的單個(gè)核心性能難以得到大幅度提升。所以，適應(yīng)不斷變化應(yīng)用需求的先進(jìn)模式就是將多態(tài)計(jì)算與眾核相結(jié)合。

　　文中借助研究集成眾核處理器Epiphany的新平臺(tái)并行開發(fā)板，結(jié)合多核多線程技術(shù)，設(shè)計(jì)并實(shí)現(xiàn)出一套高計(jì)算速率的并行加密系統(tǒng)。使得該系統(tǒng)可以獨(dú)立工作，且加密吞吐率高于普通串行加密吞吐率的10倍以上。由于AES算法定義為數(shù)據(jù)鏈路層的核心加密算法，所以本平臺(tái)的加密方式選擇AES算法，但整個(gè)系統(tǒng)仍可用于其他加密算法。