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      電子發(fā)燒友網(wǎng)>電子資料下載>電子論文>網(wǎng)絡(luò)協(xié)議論文>基于Matlab的并行循環(huán)冗余校驗(yàn)Verilog代碼自動(dòng)生成方法

      基于Matlab的并行循環(huán)冗余校驗(yàn)Verilog代碼自動(dòng)生成方法

      2017-12-12 | rar | 0.97 MB | 次下載 | 3積分

      資料介紹

      　　在水聲信號(hào)探測(cè)數(shù)據(jù)的傳輸過(guò)程中，現(xiàn)場(chǎng)可編程門陣列（ FPGA）通過(guò)傳統(tǒng)串行方法對(duì)長(zhǎng)數(shù)據(jù)幀進(jìn)行循環(huán)冗余校驗(yàn)（CRC）時(shí)無(wú)法達(dá)到速度要求，而更快速的并行校驗(yàn)方法存在因編程復(fù)雜帶來(lái)的實(shí)際工程應(yīng)用困難問(wèn)題。為了滿足傳輸對(duì)校驗(yàn)速度的需求，降低編程難度和縮短編程時(shí)間，設(shè)計(jì)了一種借助Matlab對(duì)任意長(zhǎng)度數(shù)據(jù)幀自動(dòng)編寫并行CRC程序語(yǔ)句的方法。該計(jì)算方法基于矩陣法數(shù)學(xué)原理，借助Matlab完成所有數(shù)學(xué)推導(dǎo)計(jì)算過(guò)程，然后直接輸出符合Verilog HDL語(yǔ)法規(guī)則的并行CRC校驗(yàn)程序語(yǔ)句。通過(guò)在QuartusⅡ9.0中仿真，進(jìn)一步在民用拖曳聲吶陣列系統(tǒng)上進(jìn)行數(shù)據(jù)傳輸實(shí)驗(yàn)，驗(yàn)證了Matlab自動(dòng)編程方法的有效性：校驗(yàn)程序的自動(dòng)編寫輸出能在幾十秒內(nèi)完成，同時(shí)生成的并行CRC校驗(yàn)程序能在滿足數(shù)據(jù)傳輸速度要求的情況下正確地計(jì)算出系統(tǒng)中傳輸協(xié)議定義的長(zhǎng)數(shù)據(jù)幀的校驗(yàn)碼。

      基于Matlab的并行循環(huán)冗余校驗(yàn)Verilog代碼自動(dòng)生成方法

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