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      電子發(fā)燒友網(wǎng)>電子資料下載>電子論文>網(wǎng)絡(luò)協(xié)議論文>一種用于SOC中快速乘法器的設(shè)計(jì)

      一種用于SOC中快速乘法器的設(shè)計(jì)

      2009-09-21 | rar | 234 | 次下載 | 3積分

      資料介紹

      本文設(shè)計(jì)了適用于 SOC（System On Chip）的快速乘法器內(nèi)核。通過增加一位符號(hào)位，可以支持24×24 無符號(hào)和有符號(hào)乘法。在乘法器的設(shè)計(jì)中，采用了改進(jìn)的Booth 算法來減少部分積的數(shù)目，用壓縮的Wallace Tree 結(jié)構(gòu)將產(chǎn)生的部分積相加以減少關(guān)鍵路徑的延時(shí)。該電路通過Hspice 仿真最大延遲達(dá)到9.32ns，從而獲得較高的速度和性能。
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