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三維芯片（ 3DSIC）通過硅通孔TSV技術(shù)實(shí)現(xiàn)電路的垂直互連，有效提高了系統(tǒng)集成度和整體性能。由于三維芯片測試中，用于測試的引腳數(shù)和TSV數(shù)目以及測試時(shí)功耗的限制都對(duì)測試時(shí)間有很大的影響，擬提出一種裝箱問題思想的測試方案，針對(duì)每層只有一個(gè)晶片的“單塔”結(jié)構(gòu)和每層有多個(gè)晶片的“多塔”結(jié)構(gòu)進(jìn)行測試調(diào)度優(yōu)化。該優(yōu)化方案在控制測試引腳數(shù)、測試TSV數(shù)目與測試功耗的同時(shí)，能有效縮短測試時(shí)間。實(shí)驗(yàn)結(jié)果表明，與同類方案相比，在多種限制條件和不同結(jié)構(gòu)中，都有著顯著的優(yōu)化結(jié)果。其中“單塔”最高優(yōu)化45. 28%的測試時(shí)間，“多塔”最高優(yōu)化了27. 78%的測試時(shí)間。
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