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      電子發(fā)燒友網(wǎng)>電子資料下載>電子資料>高速ADC與FPGA的LVDS數(shù)據(jù)接口中避免時(shí)序誤差的設(shè)計(jì)考慮

      高速ADC與FPGA的LVDS數(shù)據(jù)接口中避免時(shí)序誤差的設(shè)計(jì)考慮

      2024-10-15 | pdf | 1.93MB | 次下載 | 免費(fèi)

      資料介紹

      本應(yīng)用筆記描述了設(shè)計(jì)ADC與FPGA之間LVDS接口的設(shè)計(jì)考慮因素。它還提供了有關(guān)LVDS數(shù)據(jù)標(biāo)準(zhǔn)的詳細(xì)信息。LVDS(低壓差分信號(hào))和LVCMOS是更廣泛接受的ADC數(shù)字?jǐn)?shù)據(jù)輸出標(biāo)準(zhǔn)。將LVDS數(shù)據(jù)捕捉到FPGA中的時(shí)序分析有利于使用ADC和FPGA接口進(jìn)行設(shè)計(jì)的工程師。盡管本應(yīng)用筆記分析了LVDS接口，但只需稍加修改，這種時(shí)序分析也可應(yīng)用于其它差分標(biāo)準(zhǔn)。
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