SN65LVDS314可編程27位串行至并行接收器數(shù)據(jù)表

SN65LVDS314 接收器將與 FlatLink™3G 兼容的串行 輸入數(shù)據(jù)解串行并成為 27 個(gè)并行數(shù)據(jù)輸出。 SN65LVDS314 接收器包含一個(gè)移位寄存器，在檢查 奇偶校驗(yàn)位之后，此寄存器從 1，2 或 3 個(gè)串行輸入載 入 30 個(gè)位，并且鎖存 24 個(gè)像素位和 3 個(gè)控制位輸出 至并行 CMOS 輸出。 如果奇偶校驗(yàn)確認(rèn)奇偶校驗(yàn)正 確，通道奇偶校驗(yàn)錯(cuò)誤 (CPE) 輸出保持低電平。 如果 檢測(cè)到奇偶校驗(yàn)錯(cuò)誤，CPE 輸出生成一個(gè)高脈沖，而 數(shù)據(jù)輸出總線忽略剛剛接收到的像素。 或者，最后一 個(gè)數(shù)據(jù)字在下一個(gè)時(shí)鐘周期內(nèi)被保持在輸出總線上。串行數(shù)據(jù)和時(shí)鐘通過(guò)超低壓差分信令（subLVDS)線路接收。為了節(jié)能，SN65LVDS314支持三個(gè)運(yùn)行模式（關(guān)斷、待機(jī)和激活）。當(dāng)接收時(shí)，鎖相環(huán)（PLL)鎖定至下一個(gè)時(shí)鐘CLK并且在數(shù)據(jù)線路的線路速率上生成一個(gè)內(nèi)部高速時(shí)鐘。使用此內(nèi)部高速時(shí)鐘將數(shù)據(jù)串行載入到一個(gè)的移位寄存器內(nèi)。在從內(nèi)部高速時(shí)鐘中重新創(chuàng)建像素時(shí)鐘PCLK時(shí)，被并行化的數(shù)據(jù)出現(xiàn)在并行輸出總線上。如果沒(méi)有出現(xiàn)輸入CLK信號(hào)，在PCLK和DE被保持在低電平時(shí)，輸出總線被保持在靜止?fàn)顟B(tài)，而所有其它并行輸出被拉至高電平。