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      電子發(fā)燒友網(wǎng)>電子資料下載>電子資料>APA102 RGB LED - FPGA視頻控制器

      APA102 RGB LED - FPGA視頻控制器

      2023-06-29 | zip | 0.00 MB | 次下載 | 免費(fèi)

      資料介紹

      圖 1 解釋了 APA102 接口。

      Pixblasters-Light-APA102 FPGA 控制器遵循圖 1 所示的控制順序。每條線路（通道）中有十六 (16) 個(gè)通道用于并行控制多達(dá) 512 個(gè) RGB LED。下圖顯示了 LED 接口在現(xiàn)實(shí)中的外觀。

      圖 2 顯示了顯示行的開(kāi)頭。藍(lán)色的示波器線標(biāo)志著幀的開(kāi)始，您可以看到黃色的 DATA 線在此期間固定為 0。第一個(gè)像素在幀開(kāi)始之后立即開(kāi)始，具有固定的三 (3) 個(gè)前導(dǎo) 1，并且 5 位亮度被強(qiáng)制為最大值。后續(xù)像素?cái)?shù)據(jù)之間的空閑是不必要的。

      圖 3 顯示了一個(gè)像素從控制器移向 LED。藍(lán)線標(biāo)志著兩個(gè)后續(xù)像素的開(kāi)始。請(qǐng)注意像素以八 (8) 個(gè) 1 開(kāi)頭，三個(gè)固定前導(dǎo) 1 后跟 5 位最大亮度值（如圖 2 所示）。RGB 值 0x030200 被移出。LED 在時(shí)鐘上升沿對(duì)輸入數(shù)據(jù)進(jìn)行采樣。

      移位鏈中連接的 APA102 LED 需要額外的 1 作為幀結(jié)束序列移位。可能的解釋是每個(gè)后續(xù) LED 的數(shù)據(jù)延遲了半個(gè)時(shí)鐘周期，而時(shí)鐘則沒(méi)有。因此，即使在所有數(shù)據(jù)都已發(fā)送之后，也必須向鏈提供額外的時(shí)鐘周期。

      。。

      ?

      。

      此處提供的開(kāi)源 VHDL 代碼支持 512 x 16（H x V 分辨率）LED 顯示屏。當(dāng)然，電源必須經(jīng)過(guò)精心設(shè)計(jì)。


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