在Verilog HDL中使用分頻器的8位計(jì)數(shù)器的設(shè)計(jì)

描述

這是一個(gè)由 5 部分組成的博客，以下是鏈接：

第 1 部分：FPGA 基礎(chǔ)知識(shí)

第 2 部分：在 Spartan 6 FPGA 上使用 Xilinx ISE 的組合邏輯

第 3 部分：在 Cyclone-IV FPGA 上使用 Quartus Prime 的順序邏輯

第 4 部分：在 Artix-7 FPGA 上使用 Vivado 的組合邏輯與順序邏輯

第 5 部分：最終項(xiàng)目 - DE0 Nano 開(kāi)發(fā)板上的 Pong 游戲

第 2 部分解釋了如何使用 Xilinx ISE 對(duì) Spartan 6 FPGA 進(jìn)行編程，在本博客中，我將解釋如何使用 Quartus Prime 軟件對(duì) Cyclone IV FPGA 進(jìn)行編程。

第 2 部分中提到的所有 FPGA 的設(shè)計(jì)流程都相同，只是名稱不同，但底層算法并沒(méi)有太大不同。

我將在這個(gè)項(xiàng)目中使用 DE0-Nano 開(kāi)發(fā)板。使用 DE0 Nano 的一個(gè)好處是它有很多支持工具，例如 Terasic System Builder，它可以創(chuàng)建一個(gè)包含所有必需文件的項(xiàng)目，例如主約束和時(shí)序約束文件。

本博客將帶您了解在 Verilog HDL 中使用分頻器的 8 位計(jì)數(shù)器的設(shè)計(jì)，以將 50MHz 轉(zhuǎn)換為 1Hz 時(shí)鐘頻率并在 Cyclone IV FPGA 上實(shí)現(xiàn)。

什么是順序邏輯？

順序邏輯是一種邏輯電路，其輸出不僅取決于其輸入信號(hào)的當(dāng)前值，還取決于過(guò)去輸入的順序，這意味著它具有存儲(chǔ)元件。

FPGA設(shè)計(jì)：

打開(kāi) Terasic System Builder 并執(zhí)行以下步驟：

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1 / 2 ?選擇所需的外圍設(shè)備

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現(xiàn)在項(xiàng)目位置中生成了所需的文件，例如 Quartus Prime 項(xiàng)目文件（QPF 文件）、Quartus Prime 設(shè)置文件（QSF 文件）和 Synopsys 設(shè)計(jì)約束文件（SDC 文件）。

Quartus Prime 入門(mén)：

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1 / 3 ?從 Quartus Prime 打開(kāi)項(xiàng)目

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我將實(shí)現(xiàn)與此非常相似但采用不同建模風(fēng)格的東西。

為什么要分頻器？

板載時(shí)鐘的輸出時(shí)鐘頻率通常在 MHz 范圍內(nèi)，以支持快速計(jì)算，但為了實(shí)現(xiàn)計(jì)數(shù)，時(shí)鐘速度要慢到肉眼可見(jiàn)。

因此，我們劃分頻率以獲得較低的時(shí)鐘頻率。

分頻器的設(shè)計(jì)：

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驗(yàn)證碼：

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這里的常數(shù)值為 2500 萬(wàn)（其中板載時(shí)鐘 = 50MHz），表示 1Hz 時(shí)鐘的 0.5 秒開(kāi)啟和 0.5 秒關(guān)閉時(shí)間。

8位計(jì)數(shù)器的設(shè)計(jì)：

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如您所見(jiàn)，設(shè)計(jì)非常簡(jiǎn)單，由一系列存儲(chǔ)一位數(shù)據(jù)的觸發(fā)器和一個(gè)全加器組成，如博客系列的第 2部分所述。

驗(yàn)證碼：

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這里模塊計(jì)數(shù)器有 50MHz 板載時(shí)鐘作為輸入，因此我們通過(guò)實(shí)例化將其饋送到分頻器模塊，將其分頻并減少到 1Hz 時(shí)鐘（見(jiàn)第 8 行）。

完整設(shè)計(jì)（預(yù)期）：

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綜合：

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現(xiàn)在是時(shí)候?yàn)樵O(shè)計(jì)實(shí)現(xiàn)編寫(xiě)約束文件了。

約束文件：

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SDC 文件：

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由于我們?cè)?ISE 中有綜合、實(shí)現(xiàn)和比特流生成，因此在 Quartus Prime 中稱為分析和綜合、擬合器和匯編器。顯然，所有人都做同樣的工作。

點(diǎn)擊編譯！

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然后打開(kāi)程序員，然后單擊開(kāi)始。

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1 / 2 ?選擇編程文件

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然后，一旦設(shè)備被編程，它將顯示成功消息。

由于 8 位計(jì)數(shù)與板載 LED 相關(guān)聯(lián)（檢查約束文件）。因此，可以在船上查看輸出！

輸出：

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