在Vivado 2020.2中開(kāi)始使用Arty Z7

描述

在這個(gè)項(xiàng)目中，我將介紹在 Vivado 中為 Vivado 版本 2020.2 中的 Digilent 的 Arty Z7 FPGA 開(kāi)發(fā)板設(shè)置基本硬件設(shè)計(jì)的步驟。此硬件設(shè)計(jì)是我在此處找到的 PetaLinux 2020.2 教程的起點(diǎn)。

安裝板定義文件

由于 Arty Z7 上的 FPGA 有一套硬件，它總是連接到開(kāi)發(fā)板上，Digilent（以及許多其他設(shè)計(jì)/銷(xiāo)售基于 Xilinx 的 FPGA 開(kāi)發(fā)板的公司）為那些靜態(tài)的提供板預(yù)設(shè)文件用戶可以在其 Vivado 安裝中安裝的配置。這使用戶不必花時(shí)間配置硬件設(shè)計(jì)的那一部分，而直接跳到他們?cè)O(shè)計(jì)的自定義部分。

在此處下載所有 Digilent FPGA 開(kāi)發(fā)板的板預(yù)設(shè)文件。解壓縮文件夾并將/new/board_files文件夾的內(nèi)容復(fù)制到//data/boards/board_files中。如果復(fù)制文件時(shí) Vivado 正在運(yùn)行，則需要重新啟動(dòng)它才能看到新添加的電路板預(yù)設(shè)文件。

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創(chuàng)建新的 Vivado 項(xiàng)目

啟動(dòng) Vivado 并選擇創(chuàng)建新項(xiàng)目的選項(xiàng)。在彈出的前幾個(gè)窗口中為其指定所需的名稱并指定所需的文件路徑。其中一個(gè)窗口將詢問(wèn)正在創(chuàng)建的項(xiàng)目類(lèi)型。這是一個(gè)正在創(chuàng)建的基本 RTL 項(xiàng)目，它不是可擴(kuò)展的 Vitis 平臺(tái)，這意味著它不是針對(duì)加速應(yīng)用程序和專用組件（例如它們所需的特定內(nèi)核）的項(xiàng)目。因此，不要選中Project is an extensible Vitis platform框。除非您已經(jīng)準(zhǔn)備好將 RTL 文件（Verilog 或 VHDL 文件）導(dǎo)入到項(xiàng)目中，否則請(qǐng)選中“此時(shí)不要指定源”框。

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為了使該項(xiàng)目中安裝在上一步中 Vivado 中的 Arty Z7 板的板預(yù)設(shè)文件可訪問(wèn)，請(qǐng)切換到Default Part窗口中的Boards選項(xiàng)卡并搜索關(guān)鍵字Arty 。我正在使用 Arty 板的 Arty Z7-20 版本，但請(qǐng)務(wù)必選擇您正在使用的相應(yīng) Arty 型號(hào)。

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創(chuàng)建塊設(shè)計(jì)

生成新項(xiàng)目后，第一步是創(chuàng)建新的塊設(shè)計(jì)。從 Vivado 窗口左側(cè)的 Flow Navigator 窗口中選擇Create Block Design選項(xiàng)。

空白塊設(shè)計(jì)生成后，單擊中間的 + 符號(hào)，然后在出現(xiàn)的窗口的搜索欄中鍵入zynq 。雙擊彈出的ZYNQ7 處理系統(tǒng)選項(xiàng)，添加掛鉤以訪問(wèn)在 FPGA 的可編程邏輯中物理實(shí)例化的 Zynq ARM 處理器。

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一旦 Zynq 處理系統(tǒng) IP 模塊出現(xiàn)在模塊設(shè)計(jì)中，頂部將出現(xiàn)一個(gè)橫幅，其中包含 Run Block Automation 選項(xiàng)。單擊此鏈接，將出現(xiàn)一個(gè)窗口，指定運(yùn)行塊自動(dòng)化將執(zhí)行的操作。在這種情況下，它從第一步中安裝在 Vivado 中的電路板預(yù)設(shè)文件中應(yīng)用 Arty Z7-20 的電路板預(yù)設(shè)。單擊確定，然后等待塊自動(dòng)化完成。

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Zynq 處理系統(tǒng)的模塊自動(dòng)化完成后，可以使用圖表左上角窗口中的Board選項(xiàng)卡將 Arty 板外設(shè)快速添加到模塊設(shè)計(jì)中（如下所示，窗口中的其他選項(xiàng)卡位于源、設(shè)計(jì)和信號(hào)）。

右鍵單擊要添加到模塊設(shè)計(jì)的每個(gè)所需外圍設(shè)備，然后選擇自動(dòng)連接或連接板組件... （允許特定的 IP 選擇來(lái)連接外圍設(shè)備而不是自動(dòng)連接選項(xiàng)）。

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請(qǐng)注意，并非所有外設(shè)都可以添加到單個(gè)模塊設(shè)計(jì)中，因?yàn)槠渲幸恍┩庠O(shè)需要訪問(wèn) FPGA 上的相同封裝引腳，并且如果沒(méi)有某種添加了多路復(fù)用電路 (RTL)。

作為一個(gè)基本的起點(diǎn)，我添加了系統(tǒng)時(shí)鐘、4 個(gè) LED (LD0 - LD3)、2 個(gè)開(kāi)關(guān) (SW0 - SW1)、4 個(gè)按鈕 (BTN0 - BTN3)、2 個(gè) RGB LED (LD4 - LD5)，所有 Arduino屏蔽引腳 (0 - 41) 和 SPI 連接器 (J6)。選擇運(yùn)行出現(xiàn)的所有連接自動(dòng)化的選項(xiàng)，并在出現(xiàn)的窗口中為每個(gè)選項(xiàng)保留默認(rèn)選擇，詳細(xì)說(shuō)明運(yùn)行連接自動(dòng)化將執(zhí)行的操作。

連接所有內(nèi)容后，使用位于圖表頂部工具欄上的圓形箭頭按鈕重新生成布局（也就是使塊設(shè)計(jì)看起來(lái)漂亮且有條理）。之后，驗(yàn)證設(shè)計(jì)以驗(yàn)證沒(méi)有嚴(yán)重警告或錯(cuò)誤（現(xiàn)在可以忽略常規(guī)級(jí)別的警告）。單擊位于圖表頂部工具欄上的帶有復(fù)選標(biāo)記的框的圖標(biāo)以運(yùn)行驗(yàn)證。

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1 / 3 ?重新生成布局。

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成功驗(yàn)證后保存并關(guān)閉塊設(shè)計(jì)。

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1 / 2 ?保存塊設(shè)計(jì)。

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創(chuàng)建 HDL 包裝器

返回到Board選項(xiàng)卡所在的同一個(gè)小窗口中的Sources選項(xiàng)卡，您會(huì)在頂部看到塊設(shè)計(jì)文件。右鍵單擊它并選擇選項(xiàng)Create HDL Wrapper...這將創(chuàng)建將塊設(shè)計(jì)實(shí)例化到項(xiàng)目中的頂級(jí) Verilog 文件。

選擇該選項(xiàng)以允許 Vivado 管理包裝器并自動(dòng)對(duì)其進(jìn)行更新。

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允許 Vivado 生成 HDL 包裝器并等待更新...文本從Sources選項(xiàng)卡的右上角消失。

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運(yùn)行綜合、實(shí)現(xiàn)和生成比特流

至此，設(shè)計(jì)已完成，可以進(jìn)行綜合、布局和布線，并為其生成比特流。Synthesis 必須首先運(yùn)行，因此從Flow Navigator窗口中選擇Run Synthesis或按 F6。

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將出現(xiàn)一個(gè)窗口，指示即將啟動(dòng)哪些綜合運(yùn)行，在這種情況下，只有一個(gè)綜合要運(yùn)行，因此將選項(xiàng)設(shè)置為默認(rèn)值并單擊 OK。成功完成后，將出現(xiàn)一個(gè)對(duì)話框，詢問(wèn)下一步要采取的操作。選擇Run Implementation選項(xiàng)對(duì)設(shè)計(jì)進(jìn)行布局和布線，然后單擊 OK。將出現(xiàn)另一個(gè)窗口，指示即將啟動(dòng)哪些實(shí)現(xiàn)運(yùn)行，再次將選項(xiàng)設(shè)置為默認(rèn)值，然后單擊確定。

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實(shí)施成功完成后，將出現(xiàn)另一個(gè)對(duì)話框，詢問(wèn)下一步要采取的操作。選擇生成比特流的選項(xiàng)，然后單擊確定。再次，將選項(xiàng)設(shè)置為默認(rèn)值，然后在隨后出現(xiàn)的窗口中單擊“確定”，指示將要啟動(dòng)哪些運(yùn)行以生成比特流。

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成功生成比特流后，選擇打開(kāi)已實(shí)現(xiàn)設(shè)計(jì)的選項(xiàng)并查看 Arty Z7 的 FPGA 設(shè)計(jì)的最終結(jié)果。Package選項(xiàng)卡將概述哪些信號(hào)連接到哪些封裝引腳，Device選項(xiàng)卡將顯示 Block Design 中創(chuàng)建的設(shè)計(jì)使用了多少可編程邏輯。

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出口硬件

為了在 Vitis 創(chuàng)建的嵌入式應(yīng)用程序中使用此硬件設(shè)計(jì)，或作為使用 PetaLinux 創(chuàng)建的嵌入式 Linux 映像的基礎(chǔ)，需要將其打包并從 Vivado 中導(dǎo)出。

單擊Vivado 主窗口左上角的文件選項(xiàng)卡，然后選擇導(dǎo)出>導(dǎo)出硬件...

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選擇選項(xiàng)以在導(dǎo)出的硬件平臺(tái)中包含比特流并指定所需的輸出文件路徑。我個(gè)人喜歡為各自的 Vivado 項(xiàng)目使用主項(xiàng)目文件夾。彈出窗口中的最后一個(gè)屏幕將匯總您的選擇??以供驗(yàn)證。單擊完成以將硬件導(dǎo)出為 Xilinx 文件類(lèi)型.XSA