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      電子發(fā)燒友網>電子資料下載>電子資料>Verilator高性能Verilog HDL模擬器與lint系統(tǒng)

      Verilator高性能Verilog HDL模擬器與lint系統(tǒng)

      2022-04-14 | zip | 4.49 MB | 次下載 | 2積分

      資料介紹

      授權協(xié)議 LGPL
      開發(fā)語言 C/C++
      軟件類型 開源軟件
      所屬分類 開發(fā)工具、 編譯器

      軟件簡介

      Verilator 是一個高性能 Verilog HDL 模擬器與 lint 系統(tǒng)，用戶編寫一個小的 C++/SystemC 封裝文件，該文件實例化用戶頂層模塊的“Verilate 化”模型。然后，這些 C++/SystemC 文件由 C++ 編譯器（gcc/clang/MSVC++）進行編譯，最終生成的可執(zhí)行文件執(zhí)行設計模擬。

      Verilator 不會簡單地將 Verilog HDL 轉換為 C++ 或 SystemC。Verilator 不僅可以翻譯，還可以將代碼編譯為速度更快的優(yōu)化與可選的線程分區(qū)模型，同時這些模型封裝在 C++/SystemC/Python 模塊中。

      經過編譯的 Verilog 模型，即使在單線程上執(zhí)行的速度也比獨立 SystemC 快 10 倍以上，并且在單線程上的執(zhí)行速度比諸如 Icarus Verilog 之類的解釋 Verilog 模擬器快 100 倍。多線程可能還會使速度提高 2-10 倍（在解釋型模擬器上總共可以提高 200-1000 倍）。

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