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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>AXI DMA測試-AXI總線最后一章

      AXI DMA測試-AXI總線最后一章

      2021-02-26 | pdf | 333.15KB | 次下載 | 2積分

      資料介紹

      本文轉(zhuǎn)載自： OpenFPGA微信公眾號

      AXI DMA測試

      增加一個AXIDMA章節(jié)，這部分內(nèi)容是很多例程的基礎，難度不大但是也不小，需要徹底理解整個運行機制。

      圖4?61 測試框圖

      處理器通過M_AXI_GP0接口和AXI_DMA通信，以設置、啟動和監(jiān)控數(shù)據(jù)傳輸。數(shù)據(jù)傳輸通過S_AXI_HP0接口。整個過程如下：

      lPS 端 ARM 將數(shù)據(jù)發(fā)送給 DDR。

      lPS 控制 DMA，使 DMA 通過數(shù)據(jù)通道讀取 DDR 中的數(shù)據(jù)； DMA 將讀取到的數(shù)據(jù)傳給 FIFO。

      lFIFO 將數(shù)據(jù)傳輸給 DMA； PS 控制 DMA，使 DMA 通過數(shù)據(jù)通道將數(shù)據(jù)寫入 DDR 中。

      l傳輸校驗，對比接收數(shù)據(jù)與發(fā)送數(shù)據(jù)是否一致。

      詳細的建立工程細節(jié)請參考例程下的《DOC》文件夾。

      BD框圖：

      圖4?62 BD框圖

      SDK部分詳見《DOC》文件夾下的《AXI DMA LOOP SDK代碼說明.docx》。

      詳細代碼見百度云鏈接：

      鏈接：https://pan.baidu.com/s/18hj_MzNwCo1QB6u9CA47ww

      提取碼：open

      后期會整理好統(tǒng)一發(fā)到GitHub上。

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