Verilog HDL的經(jīng)典練習(xí)題免費(fèi)下載

　　1. 產(chǎn)生一個高電平持續(xù)時間和低電平持續(xù)時間分別為3 ns和10 ns的時鐘。

　　2. 編寫一個產(chǎn)生圖11 - 11所示波形的Verilog HDL模型。

　　3. 產(chǎn)生一個時鐘C l o c k V，該時鐘是模塊G e n C l k D中描述的時鐘C l k D（如圖11 - 6所示）的相移時鐘，相位延遲為15 ns 。［提示：用連續(xù)賦值語句可能會不合適。］

　　4. 編寫測試時序檢測器的測試驗(yàn)證程序。時序列檢測器按模式1 0 0 1 0在每個時鐘正沿檢查輸入數(shù)據(jù)流。如果找到該模式，將輸出置為1；否則輸出置為0。

　　5. 編寫一個模塊生成兩個時鐘， C l o c k A和C l o c k B。C l o c k A 延遲10 ns后有效，C l o c k B延遲4 0n s后有效。兩個時鐘有相同的高、低電平持續(xù)時間，高電平持續(xù)時間為1 ns，低電平持續(xù)時間為2 n s。C l o c k B與時鐘C l o c k A邊沿同步，但極性相反。

　　6. 描述4位加法/減法器的行為模型。用測試驗(yàn)證模塊測試該模型。在測試驗(yàn)證模塊內(nèi)描述所有輸入激勵及其期望的輸出值。將輸入激勵、期望的輸出結(jié)果和監(jiān)控輸出結(jié)果轉(zhuǎn)儲到文本文件中。

　　7. 描述在兩個4位操作數(shù)上執(zhí)行所有關(guān)系操作（《， 《=， 》， 》=）的A L U。編寫一個從文本文件中讀取測試模式和期望結(jié)果的測試驗(yàn)證模塊。

　　8. 編寫一個對輸入向量作算術(shù)移位操作的模塊。指定輸入長度用參數(shù)表示，缺省值為3 2。同時指定移位次數(shù)用參數(shù)表示，缺省值為1。編寫一個模擬、測試模塊以驗(yàn)證對1 2位向量進(jìn)行8次移位算術(shù)操作的正確性。

　　9. 編寫N倍時鐘倍頻器模型。輸入是頻率未知的參考時鐘。輸出時鐘的倍數(shù)與參考時鐘的每個正沿同步。［提示：確定參考時鐘的時鐘周期。

　　10. 編寫一個模型，顯示輸入時鐘每次由0轉(zhuǎn)換到1的時間。