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多核處理器以其高性能、低功耗、設(shè)計(jì)周期短等諸多優(yōu)勢成為未來高性能處理器的發(fā)展趨勢。由于應(yīng)用對計(jì)算能力的需求是無限的，隨著芯片上晶體管數(shù)目的進(jìn)一步增多，多核處理器將逐漸過渡到大規(guī)模多核處理器或者稱為眾核處理器。多核處理器面臨著很多的設(shè)計(jì)挑戰(zhàn)，其中可靠性問題尤其嚴(yán)重。一方面，由于多核處理器的芯片面積都比較大，生產(chǎn)缺陷導(dǎo)致的成品率損失問題嚴(yán)重。這使得芯片上可能存在失效的處理器核，而且不同芯片上失效核的位置和分布也不相同。另一方面，工藝擾動問題使得多核處理器上各個(gè)處理器核的性能也存在差異。芯片上處理器核的失效以及性能差異使得不同芯片的底層結(jié)構(gòu)各不相同，這給上層的操作系統(tǒng)和軟件優(yōu)化帶來了負(fù)擔(dān)。我們借助虛擬化的思想，將缺陷和核間性能差異對軟件層進(jìn)行屏蔽，提供統(tǒng)一的接口和界面，便于編程開發(fā)和管理。
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