電源完整性設(shè)計詳解

　　芯片內(nèi)部有成千上萬個晶體管，這些晶體管組成內(nèi)部的門電路、組合邏輯、寄存器、計數(shù)器、延遲線、狀態(tài)機(jī)、以及其他邏輯功能。隨著芯片的集成度越來越高，內(nèi)部晶體管數(shù)量越來越大。

　　芯片的外部引腳數(shù)量有限，為每一個晶體管提供單獨(dú)的供電引腳是不現(xiàn)實(shí)的。芯片的外部電源引腳提供給內(nèi)部晶體管一個公共的供電節(jié)點(diǎn)，因此內(nèi)部晶體管狀態(tài)的轉(zhuǎn)換必然引起電源噪聲在芯片內(nèi)部的傳遞。對內(nèi)部各個晶體管的操作通常由內(nèi)核時鐘或片內(nèi)外設(shè)時鐘同步，但是由于內(nèi)部延時的差別，各個晶體管的狀態(tài)轉(zhuǎn)換不可能是嚴(yán)格同步的，當(dāng)某些晶體管已經(jīng)完成了狀態(tài)轉(zhuǎn)換，另一些晶體管可能仍處于轉(zhuǎn)換過程中。

　　芯片內(nèi)部處于高電平的門電路會把電源噪聲傳遞到其他門電路的輸入部分。如果接受電源噪聲的門電路此時處于電平轉(zhuǎn)換的不定態(tài)區(qū)域，那么電源噪聲可能會被放大，并在門電路的輸出端產(chǎn)生矩形脈沖干擾，進(jìn)而引起電路的邏輯錯誤。芯片外部電源引腳處的噪聲通過內(nèi)部門電路的傳播，還可能會觸發(fā)內(nèi)部寄存器產(chǎn)生狀態(tài)轉(zhuǎn)換。除了對芯片本身工作狀態(tài)產(chǎn)生影響外，電源噪聲還會對其他部分產(chǎn)生影響。比如電源噪聲會影響晶振、PLL、DLL 的抖動特性，AD 轉(zhuǎn)換電路的轉(zhuǎn)換精度等。解釋這些問題需要非常長的篇幅，本文不做進(jìn)一步介紹，有興趣的可以關(guān)注于博士信號完整性研究網(wǎng)，我會在后續(xù)文章中詳細(xì)講解。由于最終產(chǎn)品工作溫度的變化以及生產(chǎn)過程中產(chǎn)生的不一致性，如果是由于電源系統(tǒng)產(chǎn)生的問題，電路將非常難調(diào)試，因此最好在電路設(shè)計之初就遵循某種成熟的設(shè)計規(guī)則，使電源系統(tǒng)更加穩(wěn)健。