如何進(jìn)行低壓差線性穩(wěn)壓器LDO電路的分析與設(shè)計

　　隨著信息技術(shù)的飛速發(fā)展，電源管理產(chǎn)品的應(yīng)用越來越廣泛，LDO（Low DropoutRegulator，LDO）產(chǎn)品以其獨(dú)特的優(yōu)勢被大量使用，例如高的電源抑制比，低的待機(jī)功耗，低的Dropout電壓，低的輸出噪聲，以及非常少的外圍器件等等，特別在便攜類產(chǎn)品方向，具有很高的研究價值。

　　本文先簡要介紹了LDO電路的系統(tǒng)架構(gòu)，然后分析了LDO芯片的主要性能指標(biāo)：Dropout電壓、線性調(diào)整率、電源抑制比、負(fù)載調(diào)整率與瞬態(tài)響應(yīng)：然后重點(diǎn)介紹了已有的提高LDO電路PSRR的設(shè)計，以及系統(tǒng)環(huán)路的小信號建模的方法：最后根據(jù)介紹的方法，提出了一種高PSRR帶隙基準(zhǔn)電路的設(shè)計，以及利用一種新穎的動態(tài)補(bǔ)償?shù)姆椒▽崿F(xiàn)環(huán)路穩(wěn)定性的設(shè)計。本文主要對LDO電路的各子模塊：快速啟動電路，帶隙基準(zhǔn)電路，驅(qū)動電路，電壓反饋環(huán)路以及過溫與過流電路進(jìn)行了設(shè)計與分析，并使用Cadence公司的仿真工具Spectre進(jìn)行了電路的仿真驗證，并使用Cadence的布局布線工具Virtuoso進(jìn)行了版圖的設(shè)計。

　　本文采用華潤上華的0.5um CMOS（Complementary Metal-Oxide Semiconductor）工藝平臺上進(jìn)行了工程批試產(chǎn)，經(jīng)過樣品測試，低頻下芯片的電源抑制比可以達(dá)到70dB以上，同時在空載到重載范圍內(nèi)工作穩(wěn)定，且具有良好的動態(tài)響應(yīng)，可以在多種應(yīng)用上取代國外廠商的同類芯片，為系統(tǒng)產(chǎn)品降低了成本，帶來了較好的經(jīng)濟(jì)效益。