極好的模擬/數(shù)字混合信號(hào)的電路板布局布線注意事項(xiàng)資料下載

1. 簡(jiǎn)介 要想了解在使用分辨率等于或高于 12 位 ADC 時(shí)可能發(fā)生的問(wèn)題,需要確定 ADC 能夠處理多小的電壓值。電壓范圍為 2 V 的 8 位 ADC 能夠檢測(cè)最小電壓值為 2 V/256 = 0.008 V,即 8 mV 左右。盡管 8 mV 看上去比較小,讓我們把這個(gè)值和更高分辨率的 ADC 進(jìn)行比較,表 1 顯示了對(duì)具有輸入范圍為±1 V 和分辨率為 8 到 20 位的各 ADC 進(jìn)行的比較。 表 1. ADC 分辨率 當(dāng)分辨率為 20 位時(shí),ADC 能夠處理最小為 2 μV 的電壓。稍微提高增益,您可以處理低于 1 μV 的電壓。另外,包含窄輸入范圍(高 ADC 增益)的低分辨率 ADC 系統(tǒng)也可以處理微伏范圍的電壓值。 使用低分辨率ADC時(shí),1 mV以下的偏移和噪聲源是無(wú)意義的。但使用12位到20位ADC時(shí),該值將起著重要作用。 未習(xí)慣于敏感模擬電路的設(shè)計(jì)師會(huì)容易忽略這些偏差。目前的電子產(chǎn)品越來(lái)越小,因此單是較小的電路板幾何形狀就能引起許多問(wèn)題。 2. 走線電阻確實(shí)很重要 當(dāng) PCB 縮小時(shí),走線寬度會(huì)更窄,距離更加接近。目前的電子產(chǎn)品中走線寬度和走線之間的間隙一般不超過(guò) 6 密耳 (0.006 英寸)。即使您指定了大小為 6 密耳的走線,仍可以通過(guò)過(guò)度蝕刻輕松地使該值降至 4 或 5 密耳。 那么,為什么我們需要留意走線變小的現(xiàn)象?當(dāng)走線變窄時(shí),走線電阻會(huì)增加。公式 1 提供了計(jì)算走線電阻的標(biāo)準(zhǔn)公式: 公式1 PCB 上走線的厚度為 1 盎司銅,長(zhǎng)度為 1 英寸,寬度為 8 密耳,其電阻將為 0.062 歐姆。表 2 顯示的是針對(duì)若干走線長(zhǎng)度和寬度計(jì)算得出的阻抗值。 表2 走線電阻 如表 2 中所示,所有的阻抗都大大低于 1 歐姆。這看上去對(duì)電路影響并沒(méi)有那么大,但具體情況取決于該走線在電路 板上的位置。如果是高阻抗放大器輸入的走線,就沒(méi)問(wèn)題,但在其他情況下,就會(huì)產(chǎn)生影響。再次使用該表并為每個(gè)走 線組合通過(guò) 5 mA 的電流。雖然 5 mA 的電流不大,并且走線電阻不到 1 Ω,但在使用高分辨率的 ADC 時(shí),組合偏移 會(huì)變得十分顯著,如表 3 所示。 表 3. 走線電壓偏移 在該表里,如果流入走線(其寬度為 6 密耳,長(zhǎng)度為 2 英寸)的電流為 5 mA,則電壓將為 820 μV,即 0.82 mV 左 右。在表 1 中,請(qǐng)注意,在系統(tǒng)采用的 ADC 分辨率低于 12 位時(shí),該電壓并不顯著。綠色顯示的單元是至少影響到 16 位 ADC 半個(gè)最低有效位的條件。黃色顯示的單元表示在使用 12 位或更高 ADC 時(shí)導(dǎo)致相同偏差的條件。這時(shí),假設(shè) 12 位和 16 位 ADC 的輸入范圍為 2 伏特( /- 1 伏特)。 一個(gè)示例應(yīng)用(其中該偏移大小引起顯著偏差)是使用熱電偶來(lái)測(cè)量溫度。如果使用 K 型熱電偶,輸出電壓將為 40 μV/°C左右。那么,410 μV偏移相當(dāng)于超過(guò)10°C的偏差。如果相同走線被過(guò)度蝕刻,使其寬度降至4密耳,偏差 將增加 50%。通過(guò)該示例,可以看到評(píng)估信號(hào)路徑中的每個(gè) PCB 走線的重要性。雖然 12 位 ADC 不是最壞情況,但如 果 ADC 前面增加 16 倍的增益,相應(yīng)的電壓分辨率等價(jià)于 16 位 ADC。 3. 共享返回路徑 設(shè)計(jì)帶有混合信號(hào)或高精度 ADC 的電路板時(shí), 需要識(shí)別電流在 PCB 中的具體位置。走線上幾毫 安(mA)的電流就能造成嚴(yán)重的問(wèn)題。 當(dāng)數(shù)字器件或高電流模擬器件共享敏感模擬信號(hào)的 返回路徑時(shí),走線電阻就會(huì)對(duì)電路產(chǎn)生影響。此情 況下,高電流的單位不再是安培(A),而是毫安 (mA)。在前一示例中,熱電偶與 5 mA 負(fù)載共 享一個(gè)返回路徑。即使將該負(fù)載降至 0.5 mA,偏 差仍然為 1 °C。因此,幾百 μA 的電流影響也比較大。 圖 1 顯示的是一個(gè)示例,其中模擬接地和數(shù)字接 地共享一個(gè)返回電流路徑,傳感器和 LED 共享另 一個(gè)返回電流路徑。這兩個(gè)共享路徑可能會(huì)導(dǎo)致系 統(tǒng)偏移或增益偏差問(wèn)題。 圖 1. 信號(hào)返回路徑的阻抗 當(dāng)本示例中的 ADC 測(cè)量傳感器的輸出電壓時(shí),它 也會(huì)測(cè)量走線電阻上的電壓。共同接地處與傳感器 電流和 LED 電流合并的位置之間的走線長(zhǎng)度越 大,可能發(fā)生的電壓偏移越嚴(yán)重。該偏差的嚴(yán)重性 取決于系統(tǒng)所需的準(zhǔn)確度、傳感器的電壓增益以及 偏移偏差電壓的大小。圖 2 顯示的是 PCB 布局的 一個(gè)示例。 圖 2. 共享返回路徑的示例布局 模擬地(VSSA)和您正在測(cè)量的所有信號(hào)一樣, 起著重要作用。PSoC 的 VSSA 引腳與系統(tǒng)地處之 間的走線長(zhǎng)度及其阻抗必須盡可能小。即使幾百 微安(μA)的電流分量共享該路徑,當(dāng)測(cè)量幾個(gè) 毫伏的信號(hào)時(shí),也會(huì)導(dǎo)致許多問(wèn)題。使用單端測(cè)量 時(shí),這里的偏移可以被視為測(cè)量偏移。在圖 3 中,LED 的電流與供電電流共享一個(gè)路徑,但傳 感器使用它自己的路徑。內(nèi)部帶隙參考電路也被連 接到 VSSA。因與 LED 共享返回路徑而消耗的任何 電壓都會(huì)使 ADC 參考電壓產(chǎn)生波動(dòng),電壓下降的 大小為 I*R。參考電壓和 VSSA 之間的偏移會(huì)導(dǎo)致 ADC 增益偏差。 圖 3. 模擬接地路徑的電流 為數(shù)字接地(VSSD)、模擬接地(VSSA)、傳感 器和 LED 提供單獨(dú)的接地路徑后,將沒(méi)有共享返 回路徑(參考圖 4)。該傳感器、ADC 和參考電 路都被連接到同一個(gè)模擬接地,因此 LED 中的電 流變化幾乎不會(huì)對(duì)傳感器的輸出產(chǎn)生任何影響。另 外還要注意,在該圖中,傳感器和 VSSA 在同一個(gè) 位置上與模擬接地相連。該接地連接的地理位置可 以是一個(gè)點(diǎn),或者是極低的阻抗層。 圖 4. 良好的接地連接 通過(guò)將差分 ADC 連接到傳感器,可以消除傳感器 返回和高電流共享一個(gè)路徑時(shí)導(dǎo)致的共模電壓偏 移;請(qǐng)參看圖 1。普通電壓是指?jìng)鞲衅?Vss 和傳感 器輸出的普通偏移。然而,該傳感器的差分連接不 能降低 VSSA 共享接地路徑時(shí)產(chǎn)生的偏差 (圖 3)。請(qǐng)參看圖 5。 圖 5. 差分 ADC 和單獨(dú)返回路徑 圖 6 顯示的是一個(gè)改進(jìn)路由的示例,包括單獨(dú)的 返回路徑、單獨(dú)的模擬和數(shù)字電源,以及傳感器的 差分連接。 圖 6. 單獨(dú)返回路徑的示例布局 3.1 要謹(jǐn)慎考慮潛在的問(wèn)題 當(dāng)傳感器共享返回路徑或調(diào)制負(fù)載(如 PWM 驅(qū)動(dòng) 的 LED)共享 VSSA 引腳時(shí),可能不會(huì)立即發(fā)現(xiàn)偏 差。如果調(diào)試負(fù)載與 ADC 完全同步,生成的偏差可 能大,也可能小。如果同步化過(guò)程中沒(méi)有產(chǎn)生任何 可測(cè)量的偏差,那么,開(kāi)始開(kāi)發(fā)和測(cè)試時(shí),不會(huì)發(fā) 現(xiàn)任何問(wèn)題。但如果在這種情況下修改了 ADC 采樣 率或 PWM 頻率,偏差或噪聲將發(fā)生明顯的變化。 這樣的變化難以測(cè)試,因?yàn)樵谠S多應(yīng)用程序中,負(fù) 載調(diào)制會(huì)根據(jù)不同的環(huán)境或軟件而有所變化。因 此,一個(gè)電路板設(shè)計(jì)有時(shí)候能夠正常運(yùn)行,有時(shí)候 則無(wú)法工作。因此,即使設(shè)計(jì)能夠正常工作,仍然 需要遵循良好的設(shè)計(jì)規(guī)則。 4. 模擬和數(shù)字信號(hào)的布線 理想情況下,模擬和數(shù)字信號(hào)將位于電路板的對(duì)立 側(cè)上,但這種情況一般不會(huì)發(fā)生。許多設(shè)計(jì)都要求 模擬和數(shù)字信號(hào)位于同一個(gè)區(qū)域內(nèi)。遺憾的是,在 一個(gè)區(qū)域內(nèi)同時(shí)運(yùn)行較高阻抗的模擬信號(hào)和數(shù)字信 號(hào)可能引起意外串?dāng)_,該串?dāng)_給模擬信號(hào)帶來(lái)過(guò)大 噪聲。 串?dāng)_是什么? 串?dāng)_指的是沒(méi)有直接相連時(shí),一個(gè)信號(hào)對(duì)另一個(gè)信 號(hào)產(chǎn)生影響的現(xiàn)象。具有快速上升和下降時(shí)間的數(shù) 字信號(hào)對(duì)高阻抗的模擬信號(hào)路徑產(chǎn)生影響是最常見(jiàn) 的串?dāng)_現(xiàn)象。數(shù)字信號(hào)同樣受串?dāng)_的影響。高速數(shù) 字信號(hào)容易影響到其他數(shù)字信號(hào)。各信號(hào)之間的串 擾類型為:傳導(dǎo)、容性或者感性。在所有情況下, 通過(guò)加大各信號(hào)之間的距離并縮短它們之間并行的 長(zhǎng)度,可以減少信號(hào)串?dāng)_。 傳導(dǎo)串?dāng)_的影響一般不大。只有各信號(hào)的阻抗過(guò)高 (超過(guò) 10 MΩ)時(shí),這種串?dāng)_才會(huì)造成問(wèn)題。當(dāng) PCB 上出現(xiàn)泥土、油、鹽或其他液體異物,增大了 各走線之間的 PCB 材料的導(dǎo)電性時(shí),通常會(huì)發(fā)生高 傳導(dǎo)串?dāng)_情況。阻抗下降所導(dǎo)致的串?dāng)_會(huì)對(duì)電路操 作產(chǎn)生不利影響。在某些情況下, 焊接掩模可以保 護(hù) PCB。但始終會(huì)有裸露區(qū),如 PCB 上器件焊接 的位置。如果在使用產(chǎn)品的環(huán)境中發(fā)現(xiàn)這些材料, 必須采用各種措施使 PCB 與這些材料隔離。如果不能使 PCB 與異物隔離,可以在 PCB 上使用外部涂料,但該方法會(huì)增加費(fèi)用。 當(dāng)一個(gè)走線位于其他層中另一個(gè)走線的正上方時(shí), 將發(fā)生容性耦合。銅線之間形成一個(gè)電容。這些銅 線重疊部分越多,它們耦合形成的電容越高。通過(guò) 減少各信號(hào)之間的重疊區(qū)降低該電容,從而減少耦 合。在某些情況下,特別是在雙層電路板上,幾乎 不能消除敏感模擬信號(hào)與快速數(shù)字信號(hào)交叉的情 況。這時(shí),這些信號(hào)需要以 90 o 的角度交叉,以盡 量減少它們之間形成的電容。 如果使用兩層以上的多層電路板,請(qǐng)保證兩個(gè)相交信號(hào)之間存在電源層,以盡可能減少耦合。請(qǐng)注 意,圖 7 中的電容在兩個(gè)走線之間形成,它與重疊區(qū)成正比。 圖 7. 并行走線的容性耦合 如果使用多層電路板,請(qǐng)確保模擬和數(shù)字走線以 90° 的角度相交。這樣可大大減少重疊區(qū),從而降低各 信號(hào)之間的容性耦合。圖 8 顯示的是一個(gè)示例。 圖 8. 垂直走線的容性耦合 圖 9 顯示的是 PCB 布局的一個(gè)示例,其中模擬走線 (紅色)必須與數(shù)字走線(藍(lán)色)交叉。請(qǐng)注意, 模擬和數(shù)字走線之間為 90°。 圖 9. 數(shù)字走線以 90o 與模擬走線交叉