使用Verilog實現(xiàn)簡易函數(shù)發(fā)生器設(shè)計的資料說明

　　Verilog是一種流行的硬件描述語言，他是由工業(yè)界開發(fā)的，1984年，Verilog作為一種私用的硬件描述語言，由Gateway Design Automation公司給出，1988年，Synopsis公司為Verilog開發(fā)了綜合工具。1995年，Verilog成為IEEE的一個標準。Verilog 適合算法級，寄存器級，邏輯級，門級和版圖級等各個層次的設(shè)計和描述。

　　Verilog的語法是基于C語言的。由于是基于C語言，所以它更容易掌握。本設(shè)計中采用Verilog語言進行設(shè)計。

　　本次設(shè)計是基于Altera公司的QuartusII軟件。

　　Quartus II 是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。

　　QuartusII支持Altera的IP核，包含了LPM/MegaFuction宏功能模塊庫，使用它，可以簡化設(shè)計的復(fù)雜性，加快設(shè)計速度。QuartusII平臺支持一個工作組環(huán)境下的設(shè)計要求，其中包括支持基于Internet的協(xié)作設(shè)計。此外，QuartusII通過和DSP Builder工具與Matlab/SIMULINK相結(jié)合，可以方便地實現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件設(shè)計、可編程邏輯設(shè)計于一體，是一種綜性的開發(fā)平臺。