使用Verilog實(shí)現(xiàn)數(shù)制轉(zhuǎn)化的程序和資料說(shuō)明

　　在本次設(shè)計(jì)中我們的設(shè)計(jì)目的就是通過(guò)編寫(xiě)Verilog程序?qū)崿F(xiàn)數(shù)制轉(zhuǎn)化，通過(guò)完成數(shù)制轉(zhuǎn)化，我們以后可以容易的對(duì)高位多進(jìn)制進(jìn)行相互轉(zhuǎn)化，可以更好的幫助我們?cè)趯W(xué)習(xí)和生活中。在市場(chǎng)中，進(jìn)制的相互轉(zhuǎn)換可以運(yùn)用在計(jì)算器中，還可以運(yùn)用在很多的方面。

　　本題的技術(shù)難點(diǎn)就是在進(jìn)行轉(zhuǎn)換進(jìn)制時(shí)應(yīng)注意用case語(yǔ)句，以及在最終的輸出顯示部分是用7段數(shù)碼管顯示兩部分。在本次設(shè)計(jì)的最開(kāi)始，因?yàn)椴涣私庾约壕唧w要做什么，怎么完成這項(xiàng)題目覺(jué)的十分的困難，但是，在慢慢的梳理體會(huì)后，終于有了點(diǎn)點(diǎn)的思路，又通過(guò)上網(wǎng)搜索類(lèi)似的進(jìn)制轉(zhuǎn)換中找到靈感。有不懂的問(wèn)題，或者，不理解，改不了的錯(cuò)誤時(shí)同學(xué)間相互溝通討論，有時(shí)問(wèn)題也會(huì)很快解決。在本次設(shè)計(jì)中，最令我頭疼的就是在最終檢驗(yàn)時(shí)，沒(méi)有注意到自己的設(shè)計(jì)是不可以同步輸出所有的進(jìn)制數(shù)的，因?yàn)檫@個(gè)問(wèn)題走了不少的彎路。好在最后通過(guò)與同學(xué)的交流知道我設(shè)計(jì)時(shí)出現(xiàn)的問(wèn)題究竟是什么。

　　我的設(shè)計(jì)就是想通過(guò)撥碼器進(jìn)行輸入環(huán)節(jié)（包括輸入數(shù)以及進(jìn)制選擇兩部分），編寫(xiě)的程序完成進(jìn)制轉(zhuǎn)化，最終通過(guò)7段數(shù)碼管輸出。達(dá)到的預(yù)期效果就是不同的輸入可以有準(zhǔn)確的輸出。

　　本實(shí)驗(yàn)用的是DE2板是以CycloneII2c35FPGA為特點(diǎn)的672針引腳的包裝。板上所有重要的部件都與板上的芯片相連，使用戶能夠控制板上的各種操作。DE2板包括了很多的開(kāi)關(guān)（兼有撥動(dòng)開(kāi)關(guān)和按鍵），發(fā)光二極管和七段數(shù)碼管。在更多進(jìn)一步的試驗(yàn)中還用到了SRAM、SDRAM、FLASH以及16x2的字符液晶。需要進(jìn)行處理器和I/O接口實(shí)驗(yàn)時(shí)?？梢院?jiǎn)單的使用Altera NiosII處理器和像RS-232和PS/2標(biāo)準(zhǔn)接口。進(jìn)行設(shè)計(jì)音頻和視頻的實(shí)驗(yàn)時(shí)，也有標(biāo)準(zhǔn)MIC、line-in、line-out接口（24位音頻解編碼器），video-in（TV Decoder）和VGA（10bit DAC） ，這些特點(diǎn)能夠被用來(lái)制作CD質(zhì)量的音頻應(yīng)用程序和專(zhuān)業(yè)的視頻圖像。為了能夠設(shè)計(jì)更強(qiáng)大的項(xiàng)目，DE2還提供了USB2.0接口（包括主、從USB），10/100M自適應(yīng)以太網(wǎng)，紅外（IRDA）接口，以及SD卡接口。最后，可以通過(guò)兩排擴(kuò)展I/O口與其他用戶自定義的板子相連。

　　本實(shí)驗(yàn)主要用的就是撥碼開(kāi)關(guān)和七段數(shù)碼管。七段數(shù)碼器應(yīng)用共陽(yáng)數(shù)碼管，所以是以低電平為有效，撥碼開(kāi)關(guān)向上為1，向下為0。