FPGA系統(tǒng)時(shí)序的基礎(chǔ)理論詳細(xì)說(shuō)明

　　對(duì)于系統(tǒng)設(shè)計(jì)工程師來(lái)說(shuō)，時(shí)序問(wèn)題在設(shè)計(jì)中是至關(guān)重要的，尤其是隨著時(shí)鐘頻率的提高，留給數(shù)據(jù)傳輸?shù)挠行ёx寫窗口越來(lái)越小，要想在很短的時(shí)間限制里，讓數(shù)據(jù)信號(hào)從驅(qū)動(dòng)端完整地傳送到接收端，就必須進(jìn)行精確的時(shí)序計(jì)算和分析。同時(shí)，時(shí)序和信號(hào)完整性也是密不可分的，良好的信號(hào)質(zhì)量是確保穩(wěn)定的時(shí)序的關(guān)鍵，由于反射，串?dāng)_造成的信號(hào)質(zhì)量問(wèn)題都很可能帶來(lái)時(shí)序的偏移和紊亂。因此，對(duì)于一個(gè)信號(hào)完整性工程師來(lái)說(shuō)，如果不懂得系統(tǒng)時(shí)序的理論，那肯定是不稱職的。本章我們就普通時(shí)序（共同時(shí)鐘）和源同步系統(tǒng)時(shí)序等方面對(duì)系統(tǒng)時(shí)序的基礎(chǔ)知識(shí)作一些簡(jiǎn)單的介紹。

　　一。 普通時(shí)序系統(tǒng)（共同時(shí)鐘系統(tǒng)）

　　所謂普通時(shí)序系統(tǒng)就是指驅(qū)動(dòng)端和接收端的同步時(shí)鐘信號(hào)都是由一個(gè)系統(tǒng)時(shí)鐘發(fā)生器提供。下圖就是一個(gè)典型的普通時(shí)鐘系統(tǒng)的示意圖，表示的是計(jì)算機(jī)系統(tǒng)的前端總線的時(shí)序結(jié)構(gòu)，即處理器（CPU）和芯片組（Chipset）之間的連接。

　　在這個(gè)例子中，驅(qū)動(dòng)端（處理器）向接收端（芯片組）傳送數(shù)據(jù)，我們可以將整個(gè)數(shù)據(jù)傳送的過(guò)程考慮為三個(gè)步驟：

　　1.核心處理器提供數(shù)據(jù)；

　　2.在第一個(gè)系統(tǒng)時(shí)鐘的上升沿到達(dá)時(shí)，處理器將數(shù)據(jù)Dp 鎖存至Qp 輸出；

　　3.Qp 沿傳輸線傳送到接收端觸發(fā)器的Dc，并在第二個(gè)時(shí)鐘上升沿到達(dá)時(shí)，將數(shù)據(jù)傳送到芯片組內(nèi)部。一般來(lái)說(shuō)，標(biāo)準(zhǔn)普通時(shí)鐘系統(tǒng)的時(shí)鐘信號(hào)到各個(gè)模塊是同步的，即圖中的Tflight clka 和Tflight clkb 延時(shí)相同。通過(guò)分析不難看出，整個(gè)數(shù)據(jù)從發(fā)送到接收的過(guò)程需要經(jīng)歷連續(xù)的兩個(gè)時(shí)鐘沿，也就是說(shuō)，如果要使系統(tǒng)能正常工作，就必須在一個(gè)時(shí)鐘周期內(nèi)讓信號(hào)從發(fā)送端傳輸?shù)浇邮斩恕Ｈ绻盘?hào)的傳輸延遲大于一個(gè)時(shí)鐘周期，那么當(dāng)接收端的第二個(gè)時(shí)鐘沿觸發(fā)時(shí)，就會(huì)造成數(shù)據(jù)的錯(cuò)誤讀取，因?yàn)檎_的數(shù)據(jù)還在傳輸?shù)倪^(guò)程中，這就是建立時(shí)間不足帶來(lái)的時(shí)序問(wèn)題。目前普通時(shí)序系統(tǒng)的頻率無(wú)法得到進(jìn)一步提升的原因就在于此，頻率越高，時(shí)鐘周期越短，允許在傳輸線上的延時(shí)也就越小，200-300MHz 已經(jīng)幾乎成為普通時(shí)序系統(tǒng)的頻率極限。那么，是不是傳輸延時(shí)保持越小就越好呢？當(dāng)然也不是的，因?yàn)樗€必須要滿足一定的保持時(shí)間。在接下來(lái)幾節(jié)里，我們就建立和保持時(shí)間來(lái)分析一下時(shí)序設(shè)計(jì)需要考慮的一些問(wèn)題以及正確的系統(tǒng)時(shí)序所必須滿足的條件。