資料介紹
建立時間(setup time)是指在觸發(fā)器的時鐘信號上升沿到來以前,數(shù)據(jù)穩(wěn)定不變的時間,如果建立時間不夠,數(shù)據(jù)將不能在這個時鐘上升沿被打入觸發(fā)器;保持時間(hold time)是指在觸發(fā)器的時鐘信號上升沿到來以后,數(shù)據(jù)穩(wěn)定不變的時間, 如果保持時間不夠,數(shù)據(jù)同樣不能被打入觸發(fā)器。 如圖1 。 數(shù)據(jù)穩(wěn)定傳輸必須滿足建立和保持時間的要求,當然在一些情況下,建立時間和保持時間的值可以為零。 PLD/FPGA開發(fā)軟件可以自動計算兩個相關輸入的建立和保持時間(如圖2)
競爭和冒險
幾乎所有關于數(shù)字電路的教材,都會提到數(shù)字電路中的競爭和冒險問題,但是這個問題往往被我們忽略。我們可以先來回顧一下關于競爭和冒險的一些基本概念。
PLD內部毛刺產生的原因
我們在使用分立元件設計數(shù)字系統(tǒng)時,由于PCB走線時,存在分布電感和電容,所以幾納秒的毛刺將被自然濾除,而在PLD內部決無分布電感和電容,所以在PLD/FPGA設計中,競爭和冒險問題將變的較為突出。
FPGA中的冒險現(xiàn)象
信號在FPGA器件內部通過連線和邏輯單元時,都有一定的延時。延時的大小與連線的長短和邏輯單元的數(shù)目有關,同時還受器件的制造工藝、工作電壓、溫度等條件的影響。信號的高低電平轉換也需要一定的過渡時間。由于存在這兩方面因素,多路信號的電平值發(fā)生變化時,在信號變化的瞬間,組合邏輯的輸出有先后順序,并不是同時變化,往往會出現(xiàn)一些不正確的尖峰信號,這些尖峰信號稱為“毛刺”。如果一個組合邏輯電路中有“毛刺”出現(xiàn),就說明該電路存在“冒險”。(與分立元件不同,由于PLD內部不存在寄生電容電感,這些毛刺將被完整的保留并向下一級傳遞,因此毛刺現(xiàn)象在PLD、FPGA設計中尤為突出)
圖6.21給出了一個邏輯冒險的例子,從圖6.22的仿真波形可以看出,“A、B、C、D”四個輸入信號經(jīng)過布線延時以后,高低電平變換不是同時發(fā)生的,這導致輸出信號“OUT”出現(xiàn)了毛刺。(我們無法保證所有連線的長度一致,所以即使四個輸入信號在輸入端同時變化,但經(jīng)過PLD內部的走線,到達或門的時間也是不一樣的,毛刺必然產生)。可以概括的講,只要輸入信號同時變化,(經(jīng)過內部走線)組合邏輯必將產生毛刺。 將它們的輸出直接連接到時鐘輸入端、清零或置位端口的設計方法是錯誤的,這可能會導致嚴重的后果。 所以我們必須檢查設計中所有時鐘、清零和置位等對毛刺敏感的輸入端口,確保輸入不會含有任何毛刺
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