Intel FPGA時序約束的基礎(chǔ)概念詳細(xì)說明

　　一、引言

　　由于每次我都寫了功能仿真過后，放到門級仿真，就出問題，而門級仿真通常對實際還是有一定的指導(dǎo)意義的，通常我只要門級仿真跑不出來，多半實際都沒跑出來，而且門級仿真調(diào)試起來相當(dāng)麻煩，所以功能仿真+時序約束+signal tap 才是最好的方法。

　　之前花了2個星期看了某金的靜態(tài)時序分析，收貨甚微，發(fā)現(xiàn)里面的話自己都扯不轉(zhuǎn)，動不動就用粗話來解釋，實在一點也不嚴(yán)謹(jǐn)，一點也不學(xué)術(shù)，對于一個追求轉(zhuǎn)行的人來說，實在看不下去，浪費了我2星期，實在生氣。時隔4個月，再次決定自己從官方下手，來逐漸完善時序約束，只要intel的time quest學(xué)會了，那Vivado的時序約束自然不在話下了。另外，在以后的面試中，時序約束也是一很重要的部分，決不能馬馬虎虎，大概了解即可的態(tài)度。另外，一定要耐心的閱讀，仔細(xì)的思考，你可以看看官方文檔（文檔連接在下方有連接）結(jié)合我的理解一起學(xué)習(xí)，我的理解不一定完全正確，歡迎指點批評。官方的公式提供了很多，但是實際上，我們不需要記住這些這么多的公式，看看就好，在本文，我總結(jié)了需要記住理解的公式（工程不需要，time quest會自動計算出），但是面試很可能問到。

　　二、時序術(shù)語terminogy

　　1、數(shù)字電路原理

　　1.1、D鎖存器：

　　能夠?qū)⑤斎攵说膯温窋?shù)據(jù)D存入到鎖存器中的電路，此時寄存器的狀態(tài)是由激勵輸入端D來確定的，并且D等于什么，寄存器的狀態(tài)就是什么，也就是說，將單路數(shù)據(jù)D存入到了鎖存器中。