FPGA的靜態(tài)時(shí)序分析詳細(xì)講解分析

　　任何學(xué)FPGA的人都跑不掉的一個(gè)問(wèn)題就是進(jìn)行靜態(tài)時(shí)序分析。靜態(tài)時(shí)序分析的公式，老實(shí)說(shuō)很晦澀，而且總能看到不同的版本，內(nèi)容又不那么一致，為了徹底解決這個(gè)問(wèn)題，我研究了一天，終于找到了一種很簡(jiǎn)單的解讀辦法，可以看透它的本質(zhì)，而且不需要再記復(fù)雜的公式了。

　　我們的分析從下圖開(kāi)始，下圖是常用的靜態(tài)分析結(jié)構(gòu)圖，一開(kāi)始看不懂公式不要緊，因?yàn)槲視?huì)在后面給以非常簡(jiǎn)單的解釋?zhuān)?/p>

　　這兩個(gè)公式是一個(gè)非常全面的，準(zhǔn)確的關(guān)于建立時(shí)間和保持時(shí)間的公式。其中Tperiod為時(shí)鐘周期；Tcko為D觸發(fā)器開(kāi)始采樣瞬間到D觸發(fā)器采樣的數(shù)據(jù)開(kāi)始輸出的時(shí)間；Tlogic為中間的組合邏輯的延時(shí)；Tnet為走線的延時(shí)；Tsetup為D觸發(fā)器的建立時(shí)間；Tclk_skew為時(shí)鐘偏移，偏移的原因是因?yàn)闀r(shí)鐘到達(dá)前后兩個(gè)D觸發(fā)器的路線不是一樣長(zhǎng)。

　　這里我們來(lái)做如下轉(zhuǎn)化：

　　因?yàn)閷?duì)于有意義的時(shí)序約束，建立時(shí)間余量Tslack，setup和保持時(shí)間余量Thold都要大于0才行，所以對(duì)于時(shí)序約束的要求其實(shí)等價(jià)于：

　　Tperiod》Tcko+Tlogic+Tnet+Tsetup-Tclk_skew （1）

　　Tcko+Tlogic+Tnet》Thold+Tclk_skew （2）

　　之前說(shuō)了，這兩個(gè)公式是最全面的，而實(shí)際上，大部分教材沒(méi)講這么深，他們對(duì)于一些不那么重要的延時(shí)沒(méi)有考慮，所以就導(dǎo)致不同的教材說(shuō)法不一。這里，為了得到更加簡(jiǎn)單的理解，我們按照常規(guī)，忽略兩項(xiàng)Tnet和Tclk_skew。原因在于Tnet通常太小，而Tclk_skew比較不那么初級(jí)。簡(jiǎn)化后如下：

　　Tperiod》Tcko+Tlogic+Tsetup （3）

　　Tcko+Tlogic》Thold （4）

　　簡(jiǎn)單多了吧！但是你能看出這兩個(gè)公式的含義嗎？其實(shí)（3）式比較好理解，意思是數(shù)據(jù)從第一個(gè)觸發(fā)器采樣時(shí)刻傳到第二個(gè)觸發(fā)器采樣時(shí)刻，不能超過(guò)一個(gè)時(shí)鐘周期啊！假如數(shù)據(jù)傳輸超過(guò)一個(gè)時(shí)鐘周期，那么就會(huì)導(dǎo)致第二個(gè)觸發(fā)器開(kāi)始采樣的時(shí)候，想要的數(shù)據(jù)還沒(méi)有傳過(guò)來(lái)呢！那么（4）式又如何理解呢？老實(shí)說(shuō)，一般人一眼看不出來(lái)。