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在7系列設(shè)備的ILOGIC block中有專屬的registers來實現(xiàn)input double-data-rate（DDR） registers。這些特性可以通過實例化IDDR 原語實現(xiàn)。
所有進(jìn)入到I/O tile 的clocks都是完全多路復(fù)用的，即在ILOGIC和OLOGIC之間沒有clock sharing。 IDDR原語支持如下的操作模式：
? OPPOSITE_EDGE mode
? SAME_EDGE mode
? SAME_EDGE_PIPELINED mode
在Virtex-6架構(gòu)中，SAME_EDGE和SAME_EDGE_PIPELINED模式是一樣的。這些模式允許設(shè)計者在ILOGIC block中把falling edge的data傳輸?shù)絩ising edge domain里，節(jié)省CLB和clock resources，而且提高了性能。這些模式用DDR_CLK_EDGE定語可以實現(xiàn)。下面介紹詳細(xì)介紹這些模式。
OPPOSITE_EDGE 模式
一個傳統(tǒng)的DDR solution或者叫OPPOSITE_EDGE模式，通過在ILOGIC block中的一個single input完成的。輸出Q1在clock的上升沿，Q2在clock的下降沿時，data輸出到FPGA里。這個結(jié)構(gòu)和Virtex-6 FPGA類似。下圖顯示了使用OPPOSITE_EDGE模式時，input DDR的時序圖。
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