FPGA的經(jīng)典面試題和解答

本文檔的主要內(nèi)容詳細(xì)介紹的是FPGA的經(jīng)典面試題和解答

　　1. 什么是Setup 和Holdup時(shí)間？

　　建立時(shí)間（Setup Time） 和保持時(shí)間（ Hold time ）。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時(shí)間。見圖1。如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)metastability 的情況。如果數(shù)據(jù)信號在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保持時(shí)間，那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。

　　2什么是競爭與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？

　　在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競爭。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險(xiǎn)現(xiàn)象。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。

　　3 用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？

　　Verilog 描述：

　　module divide2（ clk ， clk_o， reset）;

　　input clk ， reset;

　　output clk_o;

　　reg out ;

　　always @ （ posedge clk or posedge reset）

　　if （ reset）

　　out 《= 0;

　　else

　　out 《= ~out;

　　assign clk_o = out;

　　endmodule

　　4 什么是“ 線與” 邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？

　　線與邏輯是兩個(gè)輸出信號相連可以實(shí)現(xiàn)與的功能。在硬件上，要用oc門來實(shí)現(xiàn)，由于不用oc門可能使灌電流過大，而燒壞邏輯門。同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。

　　5 什么是同步邏輯和異步邏輯？

　　同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒有固定的因果關(guān)系。

　　7 你知道那些常用邏輯電平？ TTL與COMS 電平可以直接互連嗎？

　　12，5，3.3TTL和CMOS 不可以直接互連，由于TTL是在0.3-3.6V 之間，而CMOS 則是有在12V的有在5V的。CMOS 輸出接到TTL是可以直接互連。TTL接到CMOS 需要在輸出端口加一上拉電阻接到5V或者12V。