使用Verilog語(yǔ)言設(shè)計(jì)一個(gè)簡(jiǎn)易函數(shù)發(fā)生器的論文說(shuō)明

　　Verilog是一種流行的硬件描述語(yǔ)言，他是由工業(yè)界開(kāi)發(fā)的，1984年，Verilog作為一種私用的硬件描述語(yǔ)言，由Gateway Design Automation公司給出，1988年，Synopsis公司為Verilog開(kāi)發(fā)了綜合工具。1995年，Verilog成為IEEE的一個(gè)標(biāo)準(zhǔn)。Verilog 適合算法級(jí)，寄存器級(jí)，邏輯級(jí)，門級(jí)和版圖級(jí)等各個(gè)層次的設(shè)計(jì)和描述。

　　Verilog的語(yǔ)法是基于C語(yǔ)言的。由于是基于C語(yǔ)言，所以它更容易掌握。本設(shè)計(jì)中采用Verilog語(yǔ)言進(jìn)行設(shè)計(jì)。

　　設(shè)計(jì)工具簡(jiǎn)介

　　本次設(shè)計(jì)是基于Altera公司的QuartusII軟件。

　　Quartus II 是Altera公司的綜合性PLD開(kāi)發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。

　　QuartusII支持Altera的IP核，包含了LPM/MegaFuction宏功能模塊庫(kù)，使用它，可以簡(jiǎn)化設(shè)計(jì)的復(fù)雜性，加快設(shè)計(jì)速度。QuartusII平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于Internet的協(xié)作設(shè)計(jì)。此外，QuartusII通過(guò)和DSP Builder工具與Matlab/SIMULINK相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)開(kāi)發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件設(shè)計(jì)、可編程邏輯設(shè)計(jì)于一體，是一種綜性的開(kāi)發(fā)平臺(tái)。

　　3、簡(jiǎn)易函數(shù)發(fā)生器

　　簡(jiǎn)易函數(shù)（波形）信號(hào)發(fā)生器能產(chǎn)生某些特定的周期性時(shí)間函數(shù)波形（正弦波、方波、三角波、鋸齒波和階梯波等）信號(hào)，頻率范圍可從幾個(gè)微赫到幾十兆赫函數(shù)信號(hào)發(fā)生器在電路實(shí)驗(yàn)和設(shè)備檢測(cè)中具有十分廣泛的用途。而因此電子專業(yè)的學(xué)生，對(duì)函數(shù)信號(hào)發(fā)生器的設(shè)計(jì)，仿真，制作已成為最基本的一種技能，也是一個(gè)很好的鍛煉機(jī)會(huì)，是一種綜合能力的鍛煉，它涉及基本的電路原理知識(shí)，仿真軟件的使用，以及電路的搭建，既考驗(yàn)基礎(chǔ)知識(shí)的掌握，又鍛練動(dòng)手能力。

　　實(shí)驗(yàn)功能

　　基本要求：運(yùn)用DE2上的DAC實(shí)現(xiàn)方波、鋸齒波信號(hào)發(fā)生器功能。方波頻率、占空比可設(shè)置。鋸齒波信號(hào)頻率、幅度可調(diào)。

　　在完成基本要求的基礎(chǔ)上，可進(jìn)一步增加功能、提高性能。